LDO测试输出电压偏高5%

阿苏拉 · 发表于 2024-11-26 17:46:10

求助，芯片回片之后测试，发现FVF结构的LDO，输出电压比仿真偏高40mV-50mV，超出了MC仿真的偏差，目前测试了BG的VREF和bias电流都是正常的，LDO地上电阻也比较小，重载空载测试LDO输出电压基本一致，目前没有debug的思路了，请问有没有前辈可以指点一下

超高校级摸鱼王 · 发表于 2024-11-26 18:43:06

把能tuning的点都调一下，看一下Vout和什么东西相关性比较强

迷路大脸猫 · 发表于 2024-11-26 18:43:46

每片都一样吗

阿苏拉 · 发表于 2024-11-27 09:27:59

迷路大脸猫发表于 2024-11-26 18:43
每片都一样吗

是的，目前测下来是这样的，而且还有一个现象，每一个片子上同一个layout，一个LDO输出是正常的，一个偏高

BraveTiger · 发表于 2024-11-27 09:37:11

阿苏拉发表于 2024-11-27 09:27
是的，目前测下来是这样的，而且还有一个现象，每一个片子上同一个layout，一个LDO输出是正常的，一个偏 ...

是一个BGR给两个相同的LDO提供偏置吗？然后一个LDO输出异常？这个问题我也遇到过

阿苏拉 · 发表于 2024-11-27 09:56:27

BraveTiger 发表于 2024-11-27 09:37
是一个BGR给两个相同的LDO提供偏置吗？然后一个LDO输出异常？这个问题我也遇到过 ...

是的，请问您找到原因了吗

tomcarrot · 发表于 2024-11-27 10:20:25

运放对管、反馈电阻串上是否有bump/pad或者是厚金属？

阿苏拉 · 发表于 2024-11-27 10:53:38

tomcarrot 发表于 2024-11-27 10:20
运放对管、反馈电阻串上是否有bump/pad或者是厚金属？

您好，没有bump/pad，但有厚金属，我把top上的金属走线加在LDO的layout上了，仿真没有看到区别，请问这个影响仿真可能看不到吗

tomcarrot · 发表于 2024-11-27 14:41:16

阿苏拉发表于 2024-11-27 10:53
您好，没有bump/pad，但有厚金属，我把top上的金属走线加在LDO的layout上了，仿真没有看到区别，请问这个 ...

只有厚金属的话，可能性就变小了

bump开窗、pad打线都会产生应力问题，对器件匹配性有影响，仿真看不到的。

单厚金属的话，先考虑别的原因吧

YyuanRTs · 发表于 2024-11-27 15:53:28

后仿做全了吗？反馈点的到实际输出点会不会有压降？运放版图效应有没有产生offset？

[求助] LDO测试输出电压偏高5%