LDO伪ESR补偿相位陡增

胡安喜

我把我对伪ESR的理解全部放在下面的图片当中了，不知道是不是我的理解问题，仿真出来完全不对。按照理论讲，LDO输出端的极点频率是32Hz,运放输出端的极点是15kHz；伪ESR引入的零点频率是6.4kHz，但是仿真结果与此不吻合

jimmygates

这个结构我之前见过，我记得把C4带进去推导会得到一对极点和一对共轭零点，波特图和你的很类似。话说你这个电路有参考论文吗，可以发出来看看吗？

胡安喜

jimmygates 发表于 2024-11-19 18:45
这个结构我之前见过，我记得把C4带进去推导会得到一对极点和一对共轭零点，波特图和你的很类似。话说你这个 ...

A 5.2 μA Quiescent Current LDO Regulator With High Stability and Wide Load Range for CZT Detectors，A 600-mA, Fast-Transient Low-Dropout Regulator With Pseudo-ESR Technique in 0.18-µm CMOS Process

胡安喜

jimmygates 发表于 2024-11-19 18:45
这个结构我之前见过，我记得把C4带进去推导会得到一对极点和一对共轭零点，波特图和你的很类似。话说你这个 ...

OK，看来需要画详细的小信号电路图来推导了，我想，我应该是需要推导从栅极到分压电阻那个地方的传递函数对吧

胡安喜

jimmygates 发表于 2024-11-19 18:45
这个结构我之前见过，我记得把C4带进去推导会得到一对极点和一对共轭零点，波特图和你的很类似。话说你这个 ...

我刚才把小信号推出来了，确实有共轭零点，明白这个原因后很快解决问题

funnyang3311

增廣見聞，謝謝說明

胡安喜

funnyang3311 发表于 2024-11-20 10:58
增廣見聞，謝謝說明

反馈电阻处的零点频率低于伪ESR引入的零点频率就没有共轭零点了（不知道**的专业术语和我们区别大不大）

EE_user

胡安喜 发表于 2024-11-19 23:18
我刚才把小信号推出来了，确实有共轭零点，明白这个原因后很快解决问题
...

您好，请问相位裕度图是怎么解决的，我的结构跟你一样的，反馈电阻比例也是一样的

胡安喜

EE_user 发表于 2024-11-26 13:25
您好，请问相位裕度图是怎么解决的，我的结构跟你一样的，反馈电阻比例也是一样的
...

不好意思，才看到。反馈电阻那个地方有个零点，这个零点频率要小于伪ESR引入的零点，注意一下两个零点的距离就可以的