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[求助] PLL测试杂散异常求助

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发表于 2024-11-4 21:07:35 | 显示全部楼层 |阅读模式

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微信图片_20241104210512.jpg
中心频点520MHz,type_II型电荷泵锁相环芯片测试结果,如图所示,有非常多的杂散成分。参考频率2MHz,外部采用32M的无源晶振,在片内通过一个可编程的输入分频器实现16分频得到2MHz参考信号给PLL,输出发现667KHz左右及其整数倍1.334M、2.001M、2.668M处有很高的杂散。(而且很奇怪在有些频点杂散在333KHz及其倍数处)还有就是在16MHz频偏处的杂散也很大。找不到原因,不知道333KHz和667KHz的来源是什么,有大佬遇到过这种情况吗或者知道是什么原因吗?
发表于 2024-11-4 21:12:40 | 显示全部楼层
整数PLL?
 楼主| 发表于 2024-11-4 22:05:46 | 显示全部楼层
 楼主| 发表于 2024-11-4 22:06:34 | 显示全部楼层
补充这个芯片是整数PLL
 楼主| 发表于 2024-11-5 09:38:19 | 显示全部楼层
自顶
发表于 2024-11-5 09:52:02 | 显示全部楼层
如果是参考杂散减小带宽有用,也可能是电源被干扰了。
 楼主| 发表于 2024-11-5 10:01:05 | 显示全部楼层


jiajie109 发表于 2024-11-5 09:52
如果是参考杂散减小带宽有用,也可能是电源被干扰了。


就是不是参考杂散,所以很奇怪,电源干扰能准确干扰到333KHz这种频率吗
发表于 2024-11-5 11:31:56 | 显示全部楼层
你可以确认一下pll是否锁定,目前来看是失锁的状态导致的杂散出错
 楼主| 发表于 2024-11-5 11:34:25 | 显示全部楼层


亻可白 发表于 2024-11-5 11:31
你可以确认一下pll是否锁定,目前来看是失锁的状态导致的杂散出错


把span打小PLL是锁定的状态,测了相位噪声和杂散,就是杂散比较多
发表于 2024-11-5 19:37:30 | 显示全部楼层
你拿啥供电的啊?LDO还是DC-DC?可以先用稳压源看一下,像是电源上的杂散
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