在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 490|回复: 6

[求助] 关于双边沿采样的constraint 问题

[复制链接]
发表于 2024-10-25 18:09:17 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
求教!在做STA时。双边沿采样的datapath该怎样去添加约束啊
发表于 2024-10-29 15:24:50 | 显示全部楼层
什么意思,你上升沿发下降沿采吗
 楼主| 发表于 2024-10-30 09:17:55 | 显示全部楼层


jinfeier 发表于 2024-10-29 15:24
什么意思,你上升沿发下降沿采吗


上升沿与下降沿同时采样
发表于 2024-10-30 10:54:04 | 显示全部楼层
在STA约束的时候保证定义时钟的时候占空比设为50%的即可(实际RTL实现的时候也要保证这个50%,不然芯片会有问题),其它的比如用了时钟负沿采样,PT会自动识别相关路径并检查时序
 楼主| 发表于 2024-10-31 11:19:56 | 显示全部楼层


ljianlin 发表于 2024-10-30 10:54
在STA约束的时候保证定义时钟的时候占空比设为50%的即可(实际RTL实现的时候也要保证这个50%,不然芯片会有 ...


目前是实际clk 占空比不是50%,在过DFF的时候是会有enable 控制的,这样的话是否只要保证enable信号先于data stable 就可以?
发表于 2024-10-31 13:40:13 | 显示全部楼层


tyronechyi 发表于 2024-10-31 11:19
目前是实际clk 占空比不是50%,在过DFF的时候是会有enable 控制的,这样的话是否只要保证enable信号先于d ...


这个应该不需要优先顺序,需要保证的是采样时enable信号和data信号都是stable的
发表于 2024-10-31 16:08:42 | 显示全部楼层


tyronechyi 发表于 2024-10-31 11:19
目前是实际clk 占空比不是50%,在过DFF的时候是会有enable 控制的,这样的话是否只要保证enable信号先于d ...


这个已经不是 STA 的 constraint 问题,而是设计本身的问题。如果enable 信号跟DFF是同一个时钟控制的,STA 会自动检测是否有违例。如果是不同时钟控制的,那就得设计人员那边考虑了
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-14 22:22 , Processed in 0.019197 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表