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查看: 403|回复: 1

[原创] 分享自己手搓的RISCV(nina_riscv)

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发表于 2024-10-18 16:42:48 | 显示全部楼层 |阅读模式

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本帖最后由 1123189683 于 2024-10-22 10:31 编辑

之前在项目中接触到了VexRiscv,觉得这玩意好强大,萌生了想做riscv的想法。
分享出来供大家一起学习吧。



项目地址:StefanZjs/nina_riscv (github.com)

nina_riscv使用SpinalHDL进行设计,共耗时4天完成(当然,没有计算学习指令集的时间)
SpinalHDL我也是现学的,所以没有特别高级的语法,整体还是偏HDL设计的风格,但是个人觉得比用Verilog开发看着更简洁。
(唯一复杂一点的地方:指令集管理我使用了Map + List)


feature:

  • pipeline : 3 (fd -> ex -> mem)
  • ISA : RISCV-[I] (no CSRs,no FENCE, no ECALL/EBREAK)
  • Optimized for FPGA
  • AXI4

性能及频率


  • xc7a200tsbg484-3 -> 181MHz (0.5 DMIPS/MHz)



Email:stefan_zjs@163.com
 楼主| 发表于 2024-10-21 09:38:40 | 显示全部楼层
补充一下:因为是spinalhdl写的,所以有些同学可能觉得看不懂,不过不要担心,代码十分简洁,结构也比较清晰,帮助理解hazard处理还是有一定帮助的
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