bottom up综合方式问题

cyannn

用abstract ddc与将子模块生成db用db综合会造成哪些区别？已知的是：用db综合更快但是无法生成full chip的sdc，有什么方法解决这个sdc的问题吗？你们都是怎么进行bottom up的综合的？有用db的么？或者用ddc有什么加速方法吗？谢谢！

cyannn

顶一下

zero_0

你用ddc的话会更复杂，因为ddc包含部分靠近boundary的对象，导致你的top sdc也必须要涵盖这部分模糊的对象
full chip SDC肯定是通过将各模块的原始sdc merge在一起而不能通过综合工具吐出来，那根本没办法读也就没办法review

将block-level SDC提升到chip-level的方法，供参考：
https://mp.weixin.qq.com/s/EjwcYApouGKaw3wm4sNJhw

cyannn

zero_0 发表于 2024-10-15 11:04
你用ddc的话会更复杂，因为ddc包含部分靠近boundary的对象，导致你的top sdc也必须要涵盖这部分模糊的对象
...

谢谢大佬，一般项目里PR需要用到前端给到的sdc，我们一般是dc或者pt吐出来的，所以才这么弄，请问您是建议给pr的sdc也按这个方式Merge吗

zero_0

cyannn 发表于 2024-10-15 17:49
谢谢大佬，一般项目里PR需要用到前端给到的sdc，我们一般是dc或者pt吐出来的，所以才这么弄，请问您是建 ...

是的，同一套SDC比较好维护

我试过DDC很麻烦，你也可以试一下，如果时钟结构和cdc简单的话说不定也可以直接用top only sdc

cyannn

zero_0 发表于 2024-10-16 09:31
是的，同一套SDC比较好维护

我试过DDC很麻烦，你也可以试一下，如果时钟结构和cdc简单的话说不定也可以 ...

大佬，有个问题，min pulse width检查要加ocv吗

zero_0

cyannn 发表于 2024-10-18 12:42
大佬，有个问题，min pulse width检查要加ocv吗

只要时钟上有OCV，min pulse width肯定会带上的呀