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查看: 321|回复: 8

[求助] posim 類比電壓源掉很多

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发表于 2024-10-2 23:42:23 | 显示全部楼层 |阅读模式

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各位前輩好,我在觀察posim的結果,發現類比電壓(avdd=0.9V)掉到700多mV,地也不是接近0,這樣導致current mirror的gate電壓(casl1~casl7)越掉越低,請問要如何解決這個問題呢?,並且想詢問在 posim 時要probe 電壓電流要如何寫呢,我用presim 的方式probe但看不到結果

wide swing current mirror cascode gate voltage

wide swing current mirror cascode gate voltage

avdd voltage

avdd voltage
发表于 2024-10-3 14:38:57 | 显示全部楼层
电压源你加多少电压就是多少电压,跟前仿后仿无关。看到掉,说明另一端不是加在地上。
 楼主| 发表于 2024-10-3 19:35:05 | 显示全部楼层


acrofoxAgain 发表于 2024-10-3 14:38
电压源你加多少电压就是多少电压,跟前仿后仿无关。看到掉,说明另一端不是加在地上。 ...


會因為layout IR drop的關係掉一些電壓嗎 但是也掉太多了.. 我看了hspice sp檔 地確定是給0沒錯,怎麼會這樣呢
发表于 2024-10-4 03:40:27 | 显示全部楼层
700 mV ?  肯定是浮接
发表于 2024-10-4 10:34:47 | 显示全部楼层
700 mV ?  肯定是浮接+1
 楼主| 发表于 2024-10-4 11:18:45 | 显示全部楼层


diabol 发表于 2024-10-4 03:40
700 mV ?  肯定是浮接


可是我lvs有通過,請問要如何檢查呢
 楼主| 发表于 2024-10-4 11:20:09 | 显示全部楼层


deantseng 发表于 2024-10-4 10:34
700 mV ?  肯定是浮接+1


可是我lvs有通過,請問要如何檢查呢
发表于 2024-10-4 18:58:28 | 显示全部楼层
1.        可能是你们公司的制程脚本有问题,先找一个简单的电路重作一遍作确认
2.        有可能layout工程师转的时候,打pad点不对,要找他确认一下
3.        后仿真有 RC / RCC / R,都转出来跑一下看一看差异性
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4.        什么都看不出来的话,最直接是从netlist追,从nmos/source 追到TOP GND,一定找得到问题
 楼主| 发表于 2024-10-5 12:35:33 | 显示全部楼层


diabol 发表于 2024-10-4 18:58
1.        可能是你们公司的制程脚本有问题,先找一个简单的电路重作一遍作确认
2.        有可能layout工程师转的时候, ...


好的沒問題,我再慢慢找出問題,謝謝各位前輩!!
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