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[求助] [求助]多级多驱动时钟 sdc 如何约束

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发表于 2024-9-28 22:14:12 | 显示全部楼层 |阅读模式

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实际项目中,会有多级时钟选择,例如,clka 和 clkb 选出 clkc;   clkd和clke选出clkf;  clkc和clkf选出  clkg

clkg 的约束中 是不是 要约束 4 种情况,分别指定 master clock
在如下讨论中,也是两级,但第二级并没有指定  master clock,也只创建了 4 个 clkz,感觉不对。
关于过两级mux的时序约束的添加 - 后端讨论区 - EETOP 创芯网论坛 (原名:电子顶级开发网) -

请大牛们帮忙解答,谢谢






发表于 2024-9-29 10:58:14 | 显示全部楼层
如果mux前后的时钟间没有时序路径,直接定义最高频的generated clock就行了
发表于 2024-9-29 14:51:51 | 显示全部楼层
所有时钟源分别创建肯定是最自然最严谨最可靠的方式。因为不同时钟源不只有频率的区别,而duty cycle/jitter/lantecy/transition/phase等因素带来的影响也需要考虑,低频时钟也可能会是更恶劣的情形。
另外分别创建时钟可以精细控制各个时钟与不同逻辑模块的false path或asynchronous约束(不同应用场景有可能只是特定时钟驱动特定模块工作,其他模块不工作)。
如果芯片时钟网络结构很简单,或不了解各时钟源除频率以外的其他属性,可以在最后的mux输出创建一个时钟(使用非常保守的属性)来覆盖最恶劣情况。
发表于 2024-9-29 15:43:44 | 显示全部楼层
如果mux前后没有path,按照最悲观的定义gen clock就可以。有时即使有path, 但没有同步要求(作为异步处理), 直接定义一个最悲观的gen clock也可以。
发表于 2024-10-1 15:08:23 | 显示全部楼层
如果设计中没有依赖频率关系的代码,只是时钟来源mux比较复杂的话,generate一个最高频应该是一种比较好的方案,虽然理论上也存在低频更恶劣的情况,但实际芯片还没听说过低频不能跑,高频能跑的情况
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