请问一下各位如何过滤掉仿真中出现的毛刺让他不影响仿真

小白_kadaxiwa · 发表于 2024-9-20 19:15:33

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各位，我网表仿真遇到个很奇怪的问题，一个毛刺在时钟上升沿出现，导致输出为1。这个毛刺是0宽度的，verdi的fs时间精度都看不出来，所以各位有什么办法解决这种问题吗？已经向后端确认过了不属于功能问题或者时序问题，如果是此类问题，glitch一定是有宽度的。我vcs选项加-deraceclockdata会有用吗？

caoyucaoyu · 发表于 2024-9-23 09:54:15

cadence 有个滤glitch的开关，+pulse_r/n, +pluse_e/n n需要根据你的仿真精度，器件的delay来设置，vcs应该也有类似的开关

caoyucaoyu · 发表于 2024-9-23 09:55:59

cadence中有个开关，+pulse/n +pulse_e/n 可以根据精度和器件的delay，设置需要过滤的glitch宽度，vcs应该也有类似的开关

[求助] 请问一下各位如何过滤掉仿真中出现的毛刺让他不影响仿真

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