两个输出PAD之间会产生lachtup 吗？

芯片小兵

两个输出PAD之间打LU的时候，ESD下方会烧片。请问两个输出PAD之间有可能形成latch up吗？如何理解这里没有电源到地的通路，也会产生LU。

ksj116

芯片小兵 发表于 2024-9-13 11:52
电路结构是，PADA一条路接PNP30V—NBL的ESD，另外一条路接50欧的电阻再接nld30—nbl再接nch5 width102，l ...

结合你 发生烧毁的器件结构位置和输出PAD 来看寄生结构。之前遇到过，PAD -100mA LUP测试，拉低了该PAD 电位，导致和另外一个NBL 高压器件寄生NPN导通，拉低了另外一个NBL器件的 电位，该NBL 器件的 stack MOS超压导致MOS damage。类似的场景可以check下。  确认一点，LUP失效是由于输出PAD 的灌电流或抽电流导致附近的电地之间PNPN导通。

ksj116

1，首先弄清楚LUP 如何测试：1，电地之间的过压测试；2，IO 过流限压再看电地之间或通过大电流的path（这个时候其他IO 输入tieH/tieL，输出flloating）。所以你想问的不是 两个输出PAD之间打LU，而应该是 输出PAD LUP 测试时候，发生ESD器件下方烧毁。

芯片小兵

ksj116 发表于 2024-9-13 10:40
1，首先弄清楚LUP 如何测试：1，电地之间的过压测试；2，IO 过流限压再看电地之间或通过大电流的path（这个 ...

佬，想问的就是你说的“ 《 输出PAD LUP 测试时候，发生ESD器件下方烧毁。》”麻烦佬指点或者给个方向，之前问佬的SAB的问题在佬的指点下，查阅资料之后，已经明白，十分感谢。

ksj116

芯片小兵 发表于 2024-9-13 10:53
佬，想问的就是你说的“ 《 输出PAD LUP 测试时候，发生ESD器件下方烧毁。》”麻烦佬指点或者给个方向， ...

这个要结合 电路和版图结构以及工艺器件特点分析了。但根本还是  画出damage 地方器件的 寄生PNPN 结构图，找出可能的触发低阻path。还有你输出PAD LUP测试时 +100mA还是-100mA，会导致出现输出电位是高电位还是低电位

芯片小兵

ksj116 发表于 2024-9-13 11:09
这个要结合 电路和版图结构以及工艺器件特点分析了。但根本还是  画出damage 地方器件的 寄生PNPN 结构图 ...

电路结构是，PADA一条路接PNP30V—NBL的ESD，另外一条路接50欧的电阻再接nld30—nbl再接nch5 width102，length0.5。  PADB相同接法。
版图布局的时候，两个PNP30—NBL的ESD中间放了一个nld30v—nbl的管子。  两个ESD的nbl分别接各自pad，nld30v的nbl的电位和pad之间差一个50欧的电阻。
版图的整体情况是3个nbl，可能会有三个不同的电位。
分析path的时候，如果PADA接高，PADB是低，那么pad A通过ESD A 通过和nld30寄生的npn，再通过50欧的电阻到PADB。是一条通路。

metotj

这种情况，PAD接NBL时，不同的NBL之间是需要space的，一般几十um，看看是否距离太小导致的LU，一般DR里会有相应的要求