【广东工业大学-集创赛全国二等奖】毫米波高线性度LNA作品分享

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【广东工业大学-集创赛全国二等奖】毫米波高线性度LNA作品分享
1.   团队介绍

团队所属院校：广东工业大学

指导老师：张志浩

团队成员：刘鸿宗(微电子科学与工程2021级本科生)、廖旺敏(集成电路设计与集成系统2021级本科生)

团队介绍：我们是广东工业大学集成电路学院两名2021级本科生。我们两个已经算是集创赛的“老选手”了，可惜去年的第七届集创赛一个混到了国三、一个拿了华南赛区二等奖。今年重振旗鼓，双人组队，迎难而上选了一个A、B组的射频题，原本也只不过是抱着以赛促学的心态完成一次射频集成电路设计的全流程，充实经历、汲取经验。严格来说，我们团队应该算上第三位队友——我们的指导老师，张志浩老师亦师亦友，为我们提供了丰富的资源、很多专业的指导以及十分关键的鼓励（我们管这叫情绪价值）。

获奖情况：第八届全国大学生集成电路创新创业大赛华南赛区一等奖、全国总决赛二等奖

2.   赛题简介

加特兰杯的赛题要求是设计一款毫米波(24-27GHz)低噪声放大器，需要有较高的增益、带宽、线性度。本次赛题的难点主要集中在宽带以及高线性度，尤其是线性度>-7dBm的要求，采用CMOS工艺进行实现具有比较大的挑战。采用怎样的架构、怎样的线性提升技术才能提高低噪声放大器的综合性能是本次赛题的重点。

技术参数	设计指标
工作电压	1.1V±5%
工作频率	24GHz-27GHz
工作温度	-40-125℃
增益	>12dB
带内增益平坦度	<1.5dB
噪声系数	<7dB
带内噪声系数平坦度	<1dB
输入回波损耗	<-15dB
输出回波损耗	<-10dB
线性度IP1dB	>-7dBm
工艺角	FF/SS/TT
功耗	尽可能低
面积	尽可能小

根据今年的参赛情况来看，有多支参赛队伍来自于射频强校的强组。包括华南理工大学、东南大学、电子科技大学，尤其是华南理工大学的队伍，在华南赛区晋级的五支队伍中占了四支。显而易见，每支队伍需要有足够的作品的创新性、设计过程中考虑问题的完整性，才能有一定的竞争力。

3.   作品介绍

针对本次赛题，我们团队根据指标需求，设计了两款低噪声放大器。其一是采用增益错峰补偿的两级低噪声放大器，通过补偿高频增益，实现了1.15dB的增益平坦度；其二是大晶体管导数叠加技术的高线性度低噪声放大器，进行大晶体管的功耗设计初步提高线性度，并结合导数叠加技术进一步提高线性度，实现-4dBm以上的输入1dB压缩点(IP1dB)。无源器件的设计中使用了冉谱微的RFIC-GPT智能版图工具，有助于电感、变压器的快速迭代。

(1)两级增益错峰补偿低噪声放大器

图1 两级增益错峰补偿低噪声放大器

在不加入任何匹配网络的情况下，随着工作频率升高，放大器的增益迅速降低。而单级差分低噪声放大器只在匹配频率点呈现较高的、稳定的增益，而匹配带宽难以扩展。增益补偿技术基于多级级联放大器结构，通过级间匹配网络使各级放大器匹配频率点不同，各级增益互相补偿，最终级联放大器呈现宽频带、高平坦度特性， 两级增益补偿示意图如图2所示。

图2 两级增益补偿示意图

在输入匹配网络的设计中验证第一级放大器的反向隔离度很高，因此级间匹配网络可以独立设计。为了提高整个低噪声放大器的带宽，在本设计中第二级放大器需要采用与第一级增益峰值频率不同的频率点进行匹配，以实现错峰的最大增益，实现增益补偿。仿真结果如图3、图4所示。

图3 噪声系数与S参数

图4 线性度(IP1dB)

(2)大晶体管导数叠加低噪声放大器

传统的低噪声放大器的线性提升技术有导数叠加(Derivative Superposition)技术、预失真(Pre-Distortion)技术、后失真(Post Distortion)技术、前馈技术、负反馈技术[10]等。导数叠加技术存在片上难集成、工作在弱反型区的晶体管性能不佳等问题；预失真技术会对输入匹配造成影响；而后失真技术、前馈技术、负反馈技术等都增加了电路的复杂程度。

非线性系统的时域特性可以展开为泰勒级数，因此非线性系统的输入特性可以由下式进行近似：

                               
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图5 晶体管的非线性

对于常见的差分低噪声放大器系统，具有两个特点：(1)可忽略二阶非线性；(2)α1α3<0。当输入大信号时，三阶非线性的影响不可忽略，从而产生增益压缩。因此减小或消除三阶非线性系数α3可以提高低噪声放大器线性度。

图6 大晶体管导数叠加低噪声放大器

大晶体管(Large Transistors)：

大晶体管(Large Transistors)技术[11]通过增加晶体管的总宽度，允许通过更高的最大电流，并且晶体管更容易保持在饱和区。虽然这种设计选择导致了功耗的增加，但它是一种折衷，有助于和线性度性能的提高。如图7与图8所示为晶体管一阶跨导与三阶跨导与晶体管总宽度的变化关系。

为了直观分析大晶体管对线性度性能的提升效果，通过仿真得到IIP3、OP1dB与晶体管总宽度(Fingers×2.5μm)的关系如图9所示。对于共源放大电路，其静态电流显然与总宽度成正比；IIP3(dBm)也几乎与晶体管总宽度成正比(排除掉仿真结果中Fingers=30处出现的异常点)；而OP1dB(dBm)与晶体管总宽度正相关，但随着晶体管总宽度逐渐增大，OP1dB的提升效果逐渐衰减。

图7 一阶跨导gm1(L=40nm)

图8 三阶跨导gm3(L=40nm)

图9 共源放大电路的IIP3、OP1dB与晶体管总宽度的关系(VBIAS=0.7V)

导数叠加技术(Derivative Superposition)：

亚阈值区晶体管与饱和区晶体管的三阶非线性系数符号相反，根据这一原理可以采用抵消三阶非线性系数的方法提高电路的IIP3[14]。

图10 导数叠加技术原理

导数叠加技术基于两个基本原理：一是主晶体管、辅助晶体管在不同的偏置电压下两者的三阶跨导的相对位置不同；二是晶体管三阶跨导的幅度与晶体管总宽度成正相关。

图11 导数叠加技术示意图

图11为导数叠加技术的示意图，通过设计合适的晶体管尺寸以及偏置电压，主晶体管与辅助晶体管并联后得到整体等效的三阶跨导，即这条绿色的曲线。在较宽范围内使得三阶跨导接近于0。

图12 导数叠加技术的线性提升效果

对比未采用和采用了导数叠加技术的低噪声放大器的线性度，显然后者在更大的偏置电压范围内具有更高的线性度。大晶体管导数叠加低噪声放大器的仿真结果如图13、图14所示。

图13 噪声系数与S参数

图14 线性度(IP1dB)

4.   基于RFIC-GPT智能工具的无源器件快速迭代

说完了有源器件的设计，就该轮到无源器件了。与低频模拟电路不同，在RFIC中，电路设计的绝大部分内容都在电感、电容、变压器等等无源器件上，日复一日，年复一年。如果仅仅依靠手工绘制无源器件版图，势必消耗大量的时间、精力，对于常见的无源器件，RFIC-GPT智能工具可以提供很大的便利。网页版工具：https://service.icprophet.com/。

(1)完成完整的原理图设计：确定电感、变压器的原理图模型参数。

(2)利用RFIC-GPT智能工具初步生成无源器件版图：我们的设计涉及到的无源器件主要有电感和变压器，在完成了原理图模型参数的设计后我们输入对应的电学指标就能在几秒钟内生成我们需要的无源器件版图。

①  选择需要生成的无源器件：

②  输入无源器件的电学指标：

③  下载GDS：

(3)对生成的无源器件版图进行调整：进行电路设计的是人而不是工具，好的电路设计是人的创意、好的版图设计是人的艺术。将下载好的GDS导入Cadence或者ADS之后，我们还需要对RFIC-GPT生成的版图进行“加工”：包括添加中心抽头提供偏置、修改线长以满足整体版图的考虑等等。

(4)无源器件的仿真验证。

由于没找到获得对应工艺.proc文件的方法，没法使用EMX进行电磁仿真，只能使用ADS替代，以下总结了一些关于使用ADS对电感进行仿真的问题。

图15

如图16搭建testbench，port端口不接地。并按照仿真手册设置好公式，进行仿真。可以看到两种公式的结果完全相同。

图16

如图17搭建testbench，port端口接地，进行仿真。可以看见两种公式的结果并不相同。结合上一张图，port不接地得到的结果是差分的结果。

图17

为什么同一个电感，两种公式得到的结果不一样？单端电感的公式采用Y参数，输出端口接地，其中一个寄生对地电容被短路，总的电容变为7fF，谐振频率为190GHz；而差分电感的对地寄生电容串联后为1fF，总寄生电容6fF，谐振频率205GHz。与仿真结果一致。

图18

了解仿真设置与仿真方式对电感的测试结果影响之后，我们可以进行仿真验证。以我们所设计的两级增益错峰补偿低噪声放大器中的栅源耦合电感为例：

图19 选择符合需求的电感

下载GDS文件导入ADS进行EM仿真，生成EM Model后，如图20对RFIC-GPT生成的电感进行验证。port先不接地，发现单端和差分的结果一致。

图20

如图21，port接地，单端和差分的结果与上述得到的结论一致——两者低频电感值一致，但单端应用会降低谐振频率。

图21

以图21为准，下表给出了RFIC-GPT工具的设置值和在ADS中的EM仿真值的对比，由于所用工艺的金属层厚度与设置值存在不同，结果存在一定的误差，但在可接受范围内。

	电感值	Q值	金属层厚度	电感类型
设置值	100pH	16.29	0.85μm	单端
仿真值	122pH	15.98	1.45μm	单端

如图22为栅源耦合电感的3D模型。栅极电感与源极电感采用相同的电感值、相同的形状，实现最大的耦合系数；其中更厚的M6金属层作为栅极电感以实现最大的Q值，减小噪声恶化程度。

图22 栅源耦合电感的3D模型

如图23，四对栅源耦合电感完全相同。之所以没有选择直接生成变压器是考虑到版图灵活性的问题，将生成的电感版图进行微调优化后组合成变压器。

图23 两级增益错峰补偿低噪声放大器

5.   总结

图24 海报

文章并未展示我们作品的全部工作。例如我们还提出了一种直观、快捷实现耦合谐振腔的设计方法，可以用于毫米波宽带匹配，以后有机会再详细介绍。

我们的作品更算是完成了一次“作业”，涵盖了LNA设计比较完整的流程，对我们来说是一次具有价值的锻炼。但作为优秀作品我们仍有一定的差距，例如为了实现线性度的指标导致电路的功耗很大、版图的专业性还差点。

再说说对RFIC-GPT或者其同类工具的一些看法。快速迭代与性能：在这次的比赛中，RFIC-GPT为我们提供的便利就是快速迭代，再加上我们提出的快捷实现耦合谐振腔的设计方法，我们在有限的时间内可以进行多次、精确的迭代，最终实现我们需要的无源器件版图，这也是实现我们作品优良性能的关键。艺术与创意：版图设计是一门艺术。对于RFIC-GPT以及同类工具来说，最大的挑战是创造。目前，RFIC-GPT生成的无源器件仍然是在一定的框架内实现的，从无源器件的类型、结构上来说自由度仍然不够。进行多电感耦合的设计或是探索一些奇形怪状的电感，仍然还是人的工作。总地来说，RFIC-GPT及其同类工具实现无源器件的快速迭代的优势能够在工程上提供很大的便利，但对于科研探索的工作，发挥人类更大的创造力、想象力才是永恒的主题。

参考文献：

[1]    张嘉俊.面向宽带卫星通信和5G毫米波通信的低噪声放大器芯片研究[D].东南大学,2022.

[2]    程德朋.CMOS毫米波相控阵接收机关键技术研究与实现[D].东南大学,2022.

[3]    XiaoyongLi, S. Shekhar and D. J. Allstot, "G/sub m/-boosted common-gate LNA anddifferential colpitts VCO/QVCO in 0.18-/spl mu/m CMOS," in IEEE Journal ofSolid-State Circuits, vol. 40, no. 12, pp. 2609-2619, Dec. 2005.

[4]    Jiang N, Zhao D. Analysis and design of milimeter-waveneutralized power amplifiers in 65-nm CMOS[C]. 2019 IEEE International Conferenceon Integrated Circuits, Technologies and Applications (ICTA). IEEE, 2019:11-12.

[5]    H. -c.Park et al., "A High Efficiency 39GHz CMOS Cascode Power Amplifier for 5GApplications," 2019 IEEE Radio Frequency Integrated Circuits Symposium(RFIC), Boston, MA, USA, 2019, pp. 179-182.

[6]    Y. Yu,H. Liu, Y. Wu and K. Kang, "A 54.4–90 GHz Low-Noise Amplifier in 65-nmCMOS," in IEEE Journal of Solid-State Circuits, vol. 52, no. 11, pp.2892-2904, Nov. 2017.

[7]    Zhang J J, Zhao D X, You X H. A 20-GHz 1.9-mW LNA Usinggm-Boost and Current-Reuse Techniques in 65-nm CMOS for SatelliteCommunications[J]. IEEE Journal of Solid-State Circuits, 2020, 55(10):2714-2723.

[8]    Shekhar S, Walling J S, Aniruddhan S, et al. CMOS VCO andLNA Using Tuned-Input Tuned-Output Circuits[J/OL]. IEEE Journal of Solid-StateCircuits, 2008, 43(5):1177- 1186.

[9]    Y. Hu and T. Chi, "A 27–46-GHz Low-Noise Amplifier WithDual-Resonant Input Matching and a Transformer-Based Broadband OutputNetwork," in IEEE Microwave and Wireless Components Letters, vol. 31, no.6, pp. 725-728, June 2021.

[10]  赵巾翔,汪峰,于汉超,等.射频低噪声放大器提高三阶交截点方法探讨[J].电子与信息学报,2023,45(01):134-149.

[11]  M. -S. Baek et al., "ALow-Power High-IP1dB Low-Noise Amplifier Using Large-Transistor and Class-ABMode," in IEEE Microwave and Wireless Technology Letters, vol. 34, no. 3,pp. 306-309, March 2024.

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[14]  Tae Wook Kim, Bonkee Kim and KwyroLee, "Highly linear receiver front-end adopting MOSFET transconductancelinearization by multiple gated transistors," in IEEE Journal ofSolid-State Circuits, vol. 39, no. 1, pp. 223-229, Jan. 2004.

[15]  H. Jia, C. C. Prawoto, B. Chi, Z.Wang, and C. P. Yue, “A Full Ka-Band Power Amplifier With 32.9% PAE and15.3-dBm Power in 65-nm CMOS,” IEEE Transactions on Circuits and Systems I:Regular Papers, vol. 65, no. 9, pp. 2657–2668, Sep. 2018.

[16] J. Ke,G. Feng and Y. Wang, "A Compact 60 GHz LNA with 22.7-dB Gain and 4.4-dB NFin 40nm CMOS," 2022 IEEE International Conference on Integrated Circuits,Technologies and Applications (ICTA), Xi'an, China, 2022, pp. 152-153.

[17] J. Liuet al., "A 26–31 GHz Linearized Wideband CMOS LNA Using Post-DistortionTechnique," in IEEE Microwave and Wireless Components Letters, vol. 32,no. 9, pp. 1087-1090, Sept. 2022.

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RFIC-GPT大大降低了设计难度，减轻了工作量

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