[求助] Candence Verilog-A生成symbol时的问题

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king0915

发表于 2024-9-2 23:18:36 | 显示全部楼层 |阅读模式

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编写一个Verilog-A module,里面使用了实例化的引用在头文件中的两个子module,但生成symbol时生成了其中一个子模型的。提示The Verilog-A file contains more than one module definition. ADE can process only one module per Verilog-A file. Put only one module in each Verilog-A file so that ADE can identify pin names, directions, and hierarchy within each separate module.如何解决？