有什么命令可以实现skew约束吗？

lolina

rt，在电路设计中有很多时候需要限制多bit的信号skew（比如小于一个采样时钟周期），而不是很care每bit的绝对延迟，例如dmux，寄存器配置信号，异步fifo，异步复位同步释放等等
当频率比较低时可以用set max delay限制绝对延迟小于skew（每一个bit的绝对延迟都小于skew值，那bit之间的skew肯定也小于skew了）

但是当时钟频率很高时，这种方法就会带来很多不必要的假vio

想请问一下有没有什么办法实现这种对bit之间skew的限制和检查的通用方法？？

lolina

虽然在很多时候异步时钟之间没有逻辑，路径延迟很小，不检查也没什么问题，但是当频率变高，芯片变大之后，有可能因为离得远导致问题

cxksyue

对同一条路径同时约max delay和min delay，命令是set_max_delay 和 set_min_delay

lolina

cxksyue 发表于 2024-8-28 10:08
对同一条路径同时约max delay和min delay，命令是set_max_delay 和 set_min_delay

也想过这种方式，可问题是具体的值怎么决定呢？我觉得您是没有太理解我的问题，就拿异步复位同步释放来讲，复位信号进来的延迟多大都无所谓，如果是从io过pad进来可能是10ns，而如果从内部异步时钟的寄存器过来可能只要2ns，但是它到两个dff的CD端的skew差别只要不超过0.5ns就行，这种时候set_max_delay和set_min_delay要设多少呢？

（防杠：一般情况下在一个模块内部走线延迟差别不会太大，不需要太关注这个问题，我仅从约束严谨性上想问一下这种需求有没有比较好的实现方法）

zero_0

set_data_check -from $endpoint1 -to $endpoint2 -setup -$skew
set_data_check -from $endpoint2 -to $endpoint1 -setup -$skew

上面这样可以保证endpoint1和endpoint2的skew, 最好设得比一个周期小一些留些margin

handsomeli

我能想到的也是set_data_check

haoshiyang

set_data_check

Yeong

set_data_check,但这个也不是很严谨，这个没有考虑到capture clock skew影响

lolina

zero_0 发表于 2024-8-28 14:59
set_data_check -from $endpoint1 -to $endpoint2 -setup -$skew
set_data_check -from $endpoint2 -to $en ...

我实际尝试了一下，但是从timing报告来看好想效果不太对

set data checkt -from aa/D -to bb/D -setup -0.01
report_timing -to -to bb/D
报告是这样的
cp（rising edge）0.00 0.00
....
bb/D    0.00  0.09


cp（rising edge）0.00  0.00
....
aa/D    0.00   0.13

data check setup time    0.01   0.14
-------------------------------------------------------------
required   0.14
arrival    -0.09
slack  0.05

感觉跟想的不一样呢？

我犯蠢了，这个报告是正常的，另外一条会违例，忽略

lolina

zero_0 发表于 2024-8-28 14:59
set_data_check -from $endpoint1 -to $endpoint2 -setup -$skew
set_data_check -from $endpoint2 -to $en ...

实际项目中是这样做的吗？cdc约束这一块感觉讲理论的有很多，大部分都集中在电路层面，约束上都含糊不清