@时钟沿和时钟块有什么差别？

薛定谔的青蛙

下面代码中，@(posedge apb_if.clk)和@apb_if.cb_mst有差别吗？

1. 
   
2. interface apb_if (input clk, input rstn);   
   
3. ...
   
4. clocking cb_mst @(posedge clk);
   
5.     // USER: Add clocking block detail
   
6.     default input #1ps output #1ps;
   
7.     output paddr, pwrite, psel, penable, pwdata, pstrb,pprot;
   
8.     input prdata,pready,pslverr;
   
9.   endclocking : cb_mst  
   
10. ...
    
11. endinterface
    
12.    
    

复制代码

A1985

有区别，采样点

紫薯布丁

建议谨慎使用时钟块，采样有延迟，很可能在跳变的时候采错

tcz226

我觉得采样或者驱动时钟块里面的信号的时候，尽量用时钟块的那个时钟。例如：@apb_if.cb_mst; apb_if.cb_mst.paddr <= 0;。因为有时候@posedge clk再去采样或者驱动，设计平台与验证平台可能存在竞争，导致结果无法预测。（例如，如果先@posedge clk，然后给一个信号赋值，但dut又会在时钟上升沿采样这个信号，那在你赋值的时钟上升沿，dut是会采样到你赋值之前还是赋值之后的信号呢？）而使用时钟块就不会出现这个问题。如果你有《systemverilog验证》这本书的话，第4.3.1-4.3.7节有相关内容