有关DAC跳变的问题

Rosvisl · 发表于 2024-8-23 18:18:20

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本人在做有关ADC的毕设，在仿真DAC的部分时发现DAC跳变时会有一小段误差，如图1中红圈所示。该误差有将近8mv的大小已经远超设计的1LSB大小了，请问各位大佬这种情况是什么原因造成的？另外该如何解决？

tsilung · 发表于 2024-8-23 19:25:30

时钟馈通有无可能

Rosvisl · 发表于 2024-8-24 19:26:44

tsilung 发表于 2024-8-23 19:25
时钟馈通有无可能

请问是否是ADC采样开关处的时钟馈通所造成的影响？我的开关是这种栅压自举的结构，请问在这种情况下增大负载电容能够减小时钟馈通吗？

Rosvisl · 发表于 2024-8-25 23:14:22

顶顶！

firefly星 · 发表于 2024-8-26 10:40:05

桥接电容取整数的话确实会这样有个跳变，可以先换成分数的看看效果，后续估计是得加上校正吧

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