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[求助] tsmc 18rf工艺下，MOS管的输出阻抗rout为什么会和Vds相关很大

发表于 2024-8-19 22:16:16 | 显示全部楼层 |阅读模式

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  管子是饱和的，电流，尺寸，跨导都不变，就改变了漏源电流，结果rout和本征增益随着Vds的下降快速下降。
  在设计运放的时候，所有管子也都饱和的，就因为输出共模稍有不同增益就会差别很大。
  有没有大佬知道为啥呀。输出阻抗不应该是和电流及栅长有关吗，为什么会和Vds有这么大的相关性?

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