ESD HBM 30KV的标准出处

good-game

根据大佬所说：系统级的ESD过30kv，则芯片级的必过30kv，目前他们就是如此测试的。

catherine_xxp

good-game 发表于 2024-9-9 11:21
根据大佬所说：系统级的ESD过30kv，则芯片级的必过30kv，目前他们就是如此测试的。
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这种的，应该都是整机测试结果吧，每个IO不可能有这么高

ksj116

good-game 发表于 2024-9-9 11:21
根据大佬所说：系统级的ESD过30kv，则芯片级的必过30kv，目前他们就是如此测试的。
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这种结论，你可以找出 Industry Council on ESD Target Levels 2024 white paper去 怼回去。系统级静电枪打出的ESD level和 芯片级没有正比例关系，更没有所谓的芯片级ESD强于系统级ESD level。

ksj116

good-game 发表于 2024-9-9 11:21
根据大佬所说：系统级的ESD过30kv，则芯片级的必过30kv，目前他们就是如此测试的。
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其实还有一种 评估手段。如果进行的系统级ESD测试  仅仅是裸露在外的直连芯片的引脚（芯片封装pin脚在基板和PCB 系统板没有外接任何元器件，仅仅只有routing寄生RC到外部打E-gun），这个时候可根据 静电枪ESD level 波形的30/60ns 去推测 芯片级实际HBM 能力。

good-game

ksj116 发表于 2024-9-12 10:21
这种结论，你可以找出 Industry Council on ESD Target Levels 2024 white paper去 怼回去。系统级静电枪 ...

他们认为系统级的ESD损坏能力是强于芯片级的ESD损坏能力的，所以如果芯片能通过系统级的ESD测试标准则认为也能过芯片级的ESD测试标准，当然也有通过TLP测试曲线来推测的。

ksj116

good-game 发表于 2024-9-13 10:29
他们认为系统级的ESD损坏能力是强于芯片级的ESD损坏能力的，所以如果芯片能通过系统级的ESD测试标准则认 ...

前半句没错。但后半句，不能这样理解。系统级ESD level和 芯片级 HBM 本身 事件的model就是不同的，无法同等计算其  HBM  level。如果你以系统级ESD level标准去设计芯片级HBM防护，那你芯片级ESD 防护器件Size 就会占据芯片很大一部分面积，要不然也不会出现有业界 现在比较热火 的SEED 设计理念。

good-game

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ksj116 发表于 2024-9-13 11:04
前半句没错。但后半句，不能这样理解。系统级ESD level和 芯片级 HBM 本身 事件的model就是不同的，无法 ...

对啊  所以大家都在卷，芯片的面积做的小 ，ESD的能力又强，标准的HBM ESD最高才8kv，现在他们都做到30kv了。

ksj116

good-game 发表于 2024-9-14 09:14
对啊  所以大家都在卷，芯片的面积做的小 ，ESD的能力又强，标准的HBM ESD最高才8kv，现在他们都做到30kv ...

应该是 在同等的的ESD level下，去降低功耗，面积或提高性能指标，卷在这里才有意义。 卷ESD 指标没任何意义，够用就好。所以才会有ESD设计工程师，要求就是ESD device占用面积尽可能的少，这样面积就小。