关于数字后建立时间为负 怎么优化

xywang_123

如图，即存在Setup时间的违规（负值）。我该如何调整，本人数字后端初学者，求各位数字后端大佬教教我

立华奏

我也是个菜鸟，不过对于你发的截图有点疑问：
1.为什么你的setup和hold都是用同一个db，setup用的是ss的db，hold用的是ff的db，当然常规是这样的
2.你这个是哪个阶段的，setup violation有很多原因，比如sdc约束合不合理，floor plan合不合理，这条path是同步clock还是异步clock等等，需要看看哈。
3.你看看你的标准电压是多少伏的，比如0.9v的标准电压，ss就是0.81v，ff就是0.99v

4.不知道这是什么工艺的，像.18的工艺这样的setup在pt里面刷一下就可以下来了，像40nm以下的这个违例就很大了，需要迭代分析一下pr。希望对你有所帮助。

dingyisuper1

立华奏 发表于 2024-8-16 18:29
我也是个菜鸟，不过对于你发的截图有点疑问：
1.为什么你的setup和hold都是用同一个db，setup用的是ss的db ...

ss corner下也需要check hold的

dingyisuper1

你这个问题比较大，2楼已经给你提供了很多方向，稍微补充一些：首先你得看你这个rpt是什么阶段的，其次就是你这个WNS有1ns多，你需要先check一下或者跟前端的人对一下这个path是不是真的。如果是真的，再看具体的report，看是哪些cell的delay不合理导致的violation，然后一步步定位，最后看是floorplan不合理，或者tree长得不合理，或者cell类型选的不合理，总之这个问题比较宽泛，需要具体情况具体分析