DFT transition fault

兵临城下 · 发表于 2024-8-14 14:52:24

求助两个问题：

1. 芯片内部无PLL，如何做AC测试啊？具体流程是什么？
2. 如果芯片的function clk低于 ATE CLK， AC测试流程又是什么样？以及ATPG如何产生transition fault pattern?

greatao · 发表于 2024-8-14 16:41:42

不需要做transition

guiqix · 发表于 2024-8-16 11:27:20

芯片内部无PLL，那function模式时钟怎么来？ SCAN AC测试基本就是复用function clock。如果func 高频clk从外部给进来，scan AC就可以直接用
如果func clk低于ATE clock（scan clock），那就没必要测试transition了，stuck已经覆盖了

zymthb · 发表于 2024-10-25 17:53:15

频率低的话直接用ATE的时钟做AC就行

zxfzpf · 发表于 2024-11-4 10:58:58

mark ， mark ，mark

verifier_TDL · 发表于 2024-11-7 11:16:32

mark mark

oliver_lv · 发表于 2025-1-8 23:28:56

1. 一般高于100Mhz才会插入OCC进行TDF test，如果没有PLL，私认为没有TDF的必要。实在要做就像楼上说的，OCC fast clock直接复用function clock

2.同上，ATE clock默认低于100Mhz，没有必要进行TDF test。ATPG产生TDF pattern看synopsis还是mentor工具有不同的command

BrillianceMengs · 发表于昨天 11:32

oliver_lv 发表于 2025-1-8 23:28
1. 一般高于100Mhz才会插入OCC进行TDF test，如果没有PLL，私认为没有TDF的必要。实在要做就像楼上说的，O ...

这种认知并不完全正确，还要根据项目来确定，有多少design shift clk可以跑到100M？有的design function clk 就是十几M,就没有PLL，但也是要做AC的，比如车轨芯片是有这个要求的，那就会用scan clk直接出两拍pulse 做AC

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