DCDC功率管驱动电路最后一级反相器的尺寸选取问题

fcm5658779

20楼说得很有见地~~~

onlyzjj

   

iTaogo 发表于 2024-8-9 06:28
有死区时间设计的呀，不存在上下功率管同时导通的现象。

一般的工艺，P功率管和N功率管的导通电阻要求差不多的话，尺寸比例大约2：1，所以P功率管的Cgg一般都要大于N功率管的Cgg，最后一级驱动的inv尺寸一般3：1~2：1。你现在的尺寸是1：8，N功率管前级的inv肯定over design了。这一点就说不通。不一定是EMI。

iTaogo

   

Kisytme 发表于 2024-8-9 10:04
1.        在各种corner下，包括萌卡，最后一级driver可以顺利驱动前一级给出的信号。这里需要后仿真在所需最大/最 ...

1.        在各种corner下，包括萌卡，最后一级driver可以顺利驱动前一级给出的信号。这里需要后仿真在所需最大/最小duty cycle的情况，保证converter可以顺利输出目标电压/负载。 2.        在满足1的情况下选择芯片目标负载或者总体最大效率。同时可以兼顾版图需求。 3.        在后仿时需要加入各种寄生，包括板级，观察是否在SW点有震荡，是否要在powerfet前加gate resistance。 4.        设计时尽量满足相近的rising/falling time。 1/3/4. 正常设计肯定是要满足的； 2. 从竞品设计来看，高侧功率管的驱动，在满足效率的要求下，尽可能减小了驱动能力，不知道有何考虑，看了TI、夕立杰等几个产品均是如此。 类似MPS的DCDC设计，他们会建模模拟寻找一个效率、成本最优的功率管尺寸。我个人认为高侧功率管的前级驱动，很可能也会有个最优设计。国内好多都做反向，一模一样的尺寸放上去仿真没啥问题就完事了，我还是希望知道这个尺寸设计的理论依据，若有最好。

demonhunter

这个不仅和芯片设计还和PCB设计很相关，最终可能是一些指标的折中。可以看看Richtek的一些应用文档。

Kisytme

   

iTaogo 发表于 2024-8-9 14:44

一味减小高侧驱动能力肯定会影响效率。

如果前提是满足了效率，个人觉得减小高测驱动的好处是可以减低Cboot的需求，以及因Cboot的充放电电流可能会引起的不必要震荡，同时Cboot给driver驱动的效率也是在考虑范围内，需要trade-off一下。

CmosLgh

   

iTaogo 发表于 2024-8-8 10:23
看了一下你的主页给别人的回复，一上来就先否定别人，然后提不出来任何有价值的观点，到处都是阴阳怪气的 ...

哈哈同感 看他信誓旦旦的回复，我以为是大佬，进去一看他主页网名是包夜找小姐，这人肯定不是什么正经人！怼他哈哈哈

ic_vanne

学习了