求助！如何用D触发器和逻辑门实现可加可减的计数器呢？

demonhunter

zju2022 发表于 2024-8-5 13:40
这样做是不是太复杂了，递减以后再递增，加法器和减法器同时加减很容易导致跳变吧
...

两个计数器是时序的，减法器是静态的，不会有影响。可能会浪费面积。但很容易实现任何位数的。
对数字工程师可能就是几行代码综合一下电路就可以了。

zang0088

demonhunter 发表于 2024-8-5 13:58
两个计数器是时序的，减法器是静态的，不会有影响。可能会浪费面积。但很容易实现任何位数的。
对数字工 ...

大佬，两个计数器面积成本有点难承担了，一个计数器有没有什么实现的好办法呀，数字几行代码好实现，对于模拟就太头疼啦

demonhunter

zang0088 发表于 2024-8-5 15:16
大佬，两个计数器面积成本有点难承担了，一个计数器有没有什么实现的好办法呀，数字几行代码好实现，对于 ...

刚想到一个好想法，同步计数器的结构，输出不要反馈回去，接加法器，正向计数时，加法器另一端接00000001，反向计数时加法器另一端接11111111，加法器输出反馈回每个D触发器的输入。

lzl_chd

zang0088 发表于 2024-8-5 10:52
是要求同步的，加减还需要靠使能切换。加到一个数之后维持住，减法使能信号过来后，在原有的基础上减
...

那就是这个，应该是这个，没仿真你试试吧

zang0088

demonhunter 发表于 2024-8-5 15:32
刚想到一个好想法，同步计数器的结构，输出不要反馈回去，接加法器，正向计数时，加法器另一端接00000001 ...

我靠，我刚才想的思路和你这个差不多，因为我发现用二进制去加1111，忽略进位的最高位就等效于-0001。加法器我打算试试网上看到的那个行波全加器（其实这个面积也不小），我感觉计数器的D触发器直接用正常接法，只是把他的输出引出到加法器，与0001或1111加法，控制加哪个就行吧

zang0088

lzl_chd 发表于 2024-8-5 15:52
那就是这个，应该是这个，没仿真你试试吧

开始我老板也是这么我说的结构，开始没搞出来，我再试试

zang0088

lzl_chd 发表于 2024-8-5 15:52
那就是这个，应该是这个，没仿真你试试吧

老哥，这个结构好像不行哇，仿真没办法实现减法

fhy420462303

加用Q，减用QN可行？

demonhunter

fhy420462303 发表于 2024-8-5 16:51
加用Q，减用QN可行？

显然不行，D触发器上升沿触发，Q=0，QB=1，从Q切到QB就会导致后级触发器误触发。

fhy420462303

baidu：同步模16可逆计数器电路