veriloga实现上升沿的两次触发

blankkiller · 发表于 2024-8-2 10:44:40

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想写一个理想比较器，在输入电压在0~Vth之间时输出高电平，大于Vth时输出0。刚开始是使用cross来让输出电压实现低电平到高电平的转换，然后在cross之外写了个if(V(IN)>Vth)output = 0,发现输出信号的下降沿不准确，不是严格卡在超过Vth的那一刻开始下降的，存在一定范围的误差

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后来想在一个cross里面完成输出的拉高与置零，但是cross在一个上升沿只能执行一次，改成这样之后就能够让输出的上升沿和下降沿都精准了

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[解决] veriloga实现上升沿的两次触发

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