vcs compile fail

JIANGNNA · 发表于 2024-7-27 14:26:30

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各位大佬好，

小弟抓了一版source code来做sim，compile后结果好像fail，没有生产simv，error结果如图所示。

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compile指令如下：

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感谢各位大佬的指点~

yuanpin318 · 发表于 2024-7-28 09:28:57

什么source code？ Verilog， VHDL， SystemC 还是其它的？这个都不讲，你当大家是神仙？你去问Synopsys，人家还要你提供一个完整的log file

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