关于vivado综合，声明reg过大的报错

关东煮游泳

楼主用vivado跑综合时，发现它在声明reg时有位宽*深度小于100w的设定，这意味着100w bit / 8 bit = 10w B = 100 KB，而100KB对于DDR来说似乎太小了。所以，我们应该怎样写verilog使得能够声明一个足够大的DDR且vivado综合不报错呢

潇洒的蛋壳Chris

只能减少DDR SIZE，让只能访问部分地址，比如col固定，row只能访问其中一些。
你重点应该是测试你CTL/PHY的部分，所以不需要把地址都访问完全。

关东煮游泳

潇洒的蛋壳Chris 发表于 2024-7-22 14:34
只能减少DDR

大佬好，请问这是什么意思，我们声明不了DDR吗

潇洒的蛋壳Chris

关东煮游泳 发表于 2024-7-22 14:41
大佬好，请问这是什么意思，我们声明不了DDR吗

我理解你是想手搓一个DDR的rtl model，放到FPGA上去验证DDR controller或DDR PHY的功能么？
或者说你手搭一个SRAM还是用寄存器堆来模拟数据存取？
vivado没有什么DDR的东西可以声明啊。

关东煮游泳

潇洒的蛋壳Chris 发表于 2024-7-22 15:28
我理解你是想手搓一个DDR的rtl model，放到FPGA上去验证DDR controller或DDR PHY的功能么？
或者说你手搭 ...

手搓一个DDR的rtl model，然后希望跑综合能综合出DDR来，大家不是这么做的吗？

潇洒的蛋壳Chris

关东煮游泳 发表于 2024-7-22 15:38
手搓一个DDR的rtl model，然后希望跑综合能综合出DDR来，大家不是这么做的吗？
...

手搓DDR的颗粒的rtl model还是为了验证DDR controller或者DDR phy对应的功能，所以不需要做那么大的DDR。
并且vivado也没有那么多资源实现DDR那么大容量的存取逻辑。

关东煮游泳

潇洒的蛋壳Chris 发表于 2024-7-22 15:49
手搓DDR的颗粒的rtl model还是为了验证DDR controller或者DDR phy对应的功能，所以不需要做那么大的DDR。 ...

好的，感谢回复