SDC创建生成时钟没有正确连接问题

不想加班对不队 · 发表于 2024-7-22 10:05:19

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在一个分频寄存器上我创建了一个Generate_clock叫 CLKG_int ，创建的时候没有报错（确认寄存器的Q端和D端路径都是对的），但是跑的时候PT终端显示
warning : nothing implicitly matched 'CLKG_int'
error : nothing matched for clock_list
0
跑完后，在get_clocks 查看所有时钟时，创建的CLKG_int 在生成时钟的列表里，
但是单独get_clock CLKG_int 这个时钟时就会报:
warning : nothing implicitly matched 'CLKG_int'
error : nothing matched for clock_list
在跑完的报告里又会报告出很多'CLKG_int'时钟域下的违反，设置false -to 又会报告：
warning : no clock objects matched 'CLKG_int'
error : nothing matched for clocks
error : nothing matched for to_list
有尝试过把设置的所有case取消，但是跑出来的结果还是一样，上述问题还是存在，现在不知道是哪里的问题。

15909834256 · 发表于 2024-7-23 11:20:40

我也想知道这个问题，顶一下

不想加班对不队 · 发表于 2024-7-24 15:09:32

15909834256 发表于 2024-7-23 11:20
我也想知道这个问题，顶一下

莫名奇妙好了，不知道为什么

15909834256 · 发表于 2024-7-24 16:06:56

不想加班对不队发表于 2024-7-24 15:09
莫名奇妙好了，不知道为什么

看来是工具在偷懒

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