debug de到吐血，ADE model library里模型的选择顺序竟然会影响仿真结果？

超高校级摸鱼王

事情是这样的，我有两个电路的测试tb分别配置在ADE L和ADE Explorer下，电路参数、模型、仿真设置等等完全一致（我是如此以为的，没想到cadence和我开了个玩笑）。

然而偶然在对两个tb进行验证时，楼主竟然发现仿真结果大大的对不上！？线性度部分case差出去十几个dB？？排查了两晚上，控制了无数次变量，对比input.scs，更换仿真环境等等等等，最后震惊的发现，罪魁祸首竟然是model library里的模型选择顺序不一样！？（吐血）

如下图所示，ADE Explorer是先top_tt后pre_simu，ADE L是先pre_simu后top_tt，最后ADE L的仿真结果性能优于ADE Explorer，疑似ADE L里的顺序导致pre_simu被覆盖？？不知道有无遇到过类似情况的大佬解答一下

andyfan

我怎么看到都是top_tt在前面

D.某

已知的问题了，pre_simu要正常起作用，需要放在最后面

omityoung

有差别 应该先对比log

wanlight

3#三楼说的对。这个看看pdk手册里有介绍，包括后仿加不加pre也有很大影响。

acging

pre simu放最后，是不是因为有些parameter会与top_tt中重复，后定义的parameter会覆盖之前的

wkp1992101

就是有一个参数，smic是prelayout，tsmc是pre_simu。你前面定义了，后面又定义一次，覆盖掉很正常

超高校级摸鱼王

感谢各位的解答，楼主确实在pdk的文档里找到了相应的描述，pre_simu必须加在top_tt后面，否则会导致redefine

超高校级摸鱼王

wanlight 发表于 2024-7-11 09:04
3#三楼说的对。这个看看pdk手册里有介绍，包括后仿加不加pre也有很大影响。 ...

话说后仿加不加pre_simu会有什么影响吗？请教一下

122013137

pre_simu必须加在top_tt后面，否则会导致redefine。