改变分频器的输入时钟相位时，分频器中的触发器逻辑异常

leiyan18

       我写了一个基于计数器的分频逻辑，在改变输入时钟相位时，分频逻辑中的触发器逻辑出现了异常，如图所示。图中代码的always块为分频器的计数器，从图中可以看到，在虚线部分，并无信号触发，结果计数器的值却发生了改变。烦请各位大佬伸出援手,感激不尽！

kk2009

你这个写法有问题呀
posedge rst_cnt，说明这个flop是异步清零。
但是下面又跟cnt_clrb搅在一起，这个应该是同步清零的。。。。

leiyan18

kk2009 发表于 2024-7-6 10:03
你这个写法有问题呀
posedge rst_cnt，说明这个flop是异步清零。
但是下面又跟cnt_clrb搅在一起，这个应该 ...

是异步复位，同步清零逻辑

leiyan18

rst_cnt是整个分频器的复位信号，cnt_clrb是给计数器清零用的

kk2009

你有试过综合吗？
一般来说，都是不推荐这样写的。。。。

leiyan18

kk2009 发表于 2024-7-8 09:03
你有试过综合吗？
一般来说，都是不推荐这样写的。。。。

能综合，这个代码是之前做PLL时，PLL里面的分频器，而且还成功流片了的。但是不知道为啥到这儿就出错了，这次做的是移相器，在改变相位后还需要对信号做一个分频处理。

hollyz

是不是仿真器的问题，不过这个ckp的波形是不是有点怪，感觉图中选中的那段（cnt出错）ckp的低电平时间比别的低电平持续时间长，你测下时间长度看看，这里时钟信号有点怪异

leiyan18

hollyz 发表于 2024-7-8 16:14
是不是仿真器的问题，不过这个ckp的波形是不是有点怪，感觉图中选中的那段（cnt出错）ckp的低电平时间比别 ...

ckp没问题的，因为移相器是在虚线时刻做了相移，所以那段的时钟低电平时间较长。我改了一下逻辑，在做时钟相移时将分频器复位，相移结束后再结束复位，目前来看这个方法能够避免异常触发。目前我猜测，可能是在虚线时刻同时触发的信号太多，导致仿真器逻辑异常。