Sigma-Delta ADC的FFT的仿真结果

ZixunWang · 发表于 2024-7-3 11:50:51

w453 发表于 2024-7-3 11:40
你说的不对，signal bins并不是为了相干采样，相干采样是你输入频率的设置问题，并不体现在这里，这里的 ...

感谢大佬指点，学到了，我的是20KHz，没问题。

ZixunWang · 发表于 2024-7-3 12:01:05

w453 发表于 2024-7-3 11:45
把你signal bins改为默认值1，看一下，另外matlab处理用的窗函数是否是hanning，把关键代码贴一下吧，我 ...

signal bins改成1后结果好了10dB。

下面是我MATLAB算的PSD代码，基本设置跟Cadence一样，大佬帮忙看看为啥两个仿真结果不同。

w453 · 发表于 2024-7-3 14:58:46

我说一下我的怀疑点；
第一，关于你的带宽设置，你采样频率为3.072MHz，OSR也是给定的64，那么你的带宽应该是3.072M/2/64=24kHz,而不是20kHz，假设你想要20kHz的带宽，那你的OSR应该记为76.8，要不你就把你的采样频率改了；这里是为了你的matlab以及cadence结果能够对应，因为你在cadence里写带宽是20kHz，默认就是OSR=fs/BW*2了，也就是76.8；你的matlab代码里还特意写了一个OSR=64，是没有意义的；当然我看你在计算带内bins的时候，到也是按照20kHz来的，倒也能对的上，但是OSR并不是64；
其次，我没看懂你的V=fft...那一行，分母上的（Nfft/4）代表的是什么呢？（不一定是错误，只是我没看懂）；
第三，你的matlab里面，signal bins个数是7个，也就是信号对应bins加上左右两侧各三个，你如果想要对应，cadence里面signal bins也要改成3；
最后一个，你cadence 的signal bins修改之后，好了10dB，不就和matlab差不多了

风也信子 · 发表于 2024-7-3 20:14:57

试试这个，与virtuoso应该一致

sea11038 · 发表于 2024-7-3 22:57:32

这是sigma-delta调制器的输出做FFT么，为什么会是16bit的信号相加拟合的，也不像是数字抽取滤波器输出

ZixunWang · 发表于 2024-7-31 03:02:55

风也信子发表于 2024-7-3 20:14
试试这个，与virtuoso应该一致

谢谢帮助！

解大宝 · 发表于 2024-10-7 14:35:59

w453 发表于 2024-7-3 14:58
我说一下我的怀疑点；
第一，关于你的带宽设置，你采样频率为3.072MHz，OSR也是给定的64，那么你的带宽应该 ...

多谢解答，学习了！

qqpp321ll · 发表于 2024-11-7 18:33:56

signal bins我的理解：是与加窗函数有关的。不同加窗会造成信号FFT之后的信号泄露，造成signal附近几个bin有信号成分，这几个signal bins是把信号那一根bin左右的n个bin，在公式中计算成信号分量

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