ESD问题

Yury_Sun

大神们有没有遇到过这种问题，rule规定core device不能接到PAD, 但是应用上避免不了，那么这种情况下ESD的风险大吗？

castrader

不大，很好了已经。

Yury_Sun

castrader 发表于 2024-6-27 18:22
不大，很好了已经。

感谢回复，就是要waive这个ESD错，总感觉没什么底。

metotj

VDD的ESD是多少V，Core device的BV是多少？如果VDD远大于Core，那么有core被击穿损坏的风险。例如如VDD的ESD为3.3/5V, core 1.2/1.5/1.8V

fei_SH

这种设计本身其实风险是比较大的，ESD window，工艺，ESD整体方案，都会影响最终结果。所以简单的信息无法给出判断。

Yury_Sun

metotj 发表于 2024-6-28 16:29
VDD的ESD是多少V，Core device的BV是多少？如果VDD远大于Core，那么有core被击穿损坏的风险。例如如VDD的ES ...

VDD 工作电压0.8V， core device oxide BV有4.7V左右，Vds应该在4.6V左右。PAD要测HBM 2KV和CDM 500V。

gratwo

Yury_Sun 发表于 2024-7-1 13:52
VDD 工作电压0.8V， core device oxide BV有4.7V左右，Vds应该在4.6V左右。PAD要测HBM 2KV和CDM 500V。

...

core device不能直接接pad，有说什么情况下不能直接接吗？
另外“VDD 工作电压0.8V， core device oxide BV有4.7V左右，Vds应该在4.6V左右。PAD要测HBM 2KV和CDM 500V。”-----  VDD 0.8V， oxide 4.7，vdc bv 4.6， 如果这里esd防护网络钳位到3V以下，何来esd风险？

gratwo

你这里 core device不能直接接 pad，是指 core 的 drain或者gate不能直接接pad吧？


有没有 core esd mos device？有的话，你的pmos用 esd pmos就可以了。
另外如果你的first esd如何esd trigger 电压比 core 的bv低，从电路结构看是open source，pmos size应该不小，那么你的电阻total值不需要放这么大................

Yury_Sun

gratwo 发表于 2024-7-1 16:37
你这里 core device不能直接接 pad，是指 core 的 drain或者gate不能直接接pad吧？

通过简单的仿真验证以及fab给的TLP数据，大概能判断在core device的drain端是小于core device BV，以HBM 2KV为例，PAD处差不多能有个3V左右的trigger 电压，那个经过一个20ohm的电阻后到core device应该是安全的。

rule规定0.8V的pfet drain或source接到IO signal PAD必须要经过一个500ohm电阻，这也是困惑的地方，感觉这个电阻要求太严格了。
可能是小工艺的原因，这个工艺下，没有core ESD PMOS，只有core ESD NMOS.
core device size能走十几mA的DC电流，这边属于IP内电路了，20ohm电阻是IP电路的要求。
本想加大一级ESD，但是会带来较大的寄生电容，所以也就将将满足一级保护的ESD rule。

gratwo

Yury_Sun 发表于 2024-7-1 17:57
通过简单的仿真验证以及fab给的TLP数据，大概能判断在core device的drain端是小于core device BV，以HBM  ...

500欧姆，确实太大了。

电阻在这种地方，或者是esd考虑，或者是lu考虑。
无论是esd or lu，电流都得要几十mA，甚至A级，500欧姆，............非常大的IR drop了

问问fab是不是还有其他考虑，没有其他考虑的话，20欧姆足够了。何况你的esd trigger比 pmos bv低很多......

话说first esd网络 用的什么？你说只有 core nmos esd, 下面的first esd用 core ggnmos还可以。上面的first esd呢？用的什么结构？