关于uvm中transaction中的constraint不生效的问题

SICETN · 发表于 2024-6-13 14:22:40

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transaction中的constraint已经约束了参数a只能从几个数中选取，但是实际仿真时发现这个参数a还是会随机到其他不应该的数，这是为什么

veryIC · 发表于 2024-6-13 20:40:35

你好歹po个代码吧。。

gaurson · 发表于 2024-6-14 18:05:04

请上代码，具体分析。

SICETN · 发表于 2024-6-15 14:41:17

constraint c_order{solve standard before param;}
constraint c_standard{ soft standard dist{'b1 :/ 0, 'b0 :/ 1};}
constraint c_param{standard == 0 && field == 0 -> soft param inside{128,164,384,521,4096};
standard == 1 && field == 0 -> soft param inside{192,224,256,521};
这个是约束的代码。我在case部分即使给定了standard = 0和field == 0，
repeat(100) begin
`uvm_do_on_with(tr, p_sequencer.v_sqr, {tr.asym_field == 0;
tr.asym_standard == 'b0});

param并不会从{128,164,384,521,4096}里面选取，而且有时候还会报错bus error和段错误