生产制程中的静电-半导体晶圆厂中静电如何导致器件发生电性不良

copper_hou

开篇首先言明本文谈及的静电问题仅限于生产制造阶段的各种生产工艺制程，与wafer on-chip的ESD保护设计无直接关联。

术语名词：
ESD，Electro-Static Discharge，静电放电，特指静电荷的快速剧烈释放过程（大多数小于1us）。
QBD, Charge to breakDown，静电荷累积导致绝缘电介质击穿发生失效的情形。
CDM：Charged Device Model，器件放电模型，指电子器件出于高静电带电状态时对接地导体发生放电的一类ESD情形。
Wafer，晶圆。晶圆厂中的半导体器件产品型态。
晶圆厂中静电导致器件电性失效的主要情形
半导体器件在晶圆厂中大量反复的生产制程中（薄膜-光刻-刻蚀-剥膜），静电以不同方式对晶圆中的微电子器件结构构成电性冲击影响，半导体器件发生的静电导致的电性失效情形主要分为两大类：
第一类，静电作用于晶圆正面，以不同具体的方式对晶圆中的微电子器件结构构成冲击危害，器件电性失效的直接原因为其中的绝缘电介质膜层被静电作用后发生漏电流偏大。这类静电导致半导体器件失效的情形在晶圆厂中占比最大，也是静电导致晶圆厂生产良率与半导体器件可靠性损失的最重要因素。相关的生产制程包括含有RF plasma的真空设备（CVD、Dry etch、Asher、IMP等）、高速水体冲洗单元、wafer正面贴膜等。

图1.静电作用于wafer正面导致半导体器件电性失效的机理

图2.晶圆厂中Spin HPW cleaning/drying工序中静电于wafer正面危害半导体器件的情形

图3.晶圆厂中Dry etch反应腔中RF plasma作用于wafer正面的静电危害情形
第二类，为晶圆电性测试工序中（Wafer Probing Test，晶圆探针测试），晶圆在前工序导致的静电残留控制不到位时，晶圆中的半导体器件接触到电测设备的probe时即发生CDM ESD。这类静电导致晶圆器件发生失效的情形是晶圆厂中为数不多的属于传统ESD模型中的唯一情形。生产制程以WAT（Wafer Acceptance Test）为主要代表。

图4.晶圆厂中WAT机台中的ESD情形

jiangnaner

谢谢

yesmyboy1

:)