LVS ERC SOFTCHK问题

东木 · 发表于 2024-6-1 20:12:51

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做LVS时，LVS过了，但是ERC报软连接警告和错误，问了设计人员，说要在virtuoso里面做一个SEPGND层，类似于PSUB2层，但是不会画，有没有大佬指点一下，应该怎么画那个层？

补充内容 (2024-6-3 17:23):
已解决

fengrlove · 发表于 2024-6-1 20:37:58

不同的那些地都报上sepgnd 这层layer

东木 · 发表于 2024-6-3 10:07:13

fengrlove 发表于 2024-6-1 20:37
不同的那些地都报上sepgnd 这层layer

大佬，请教一下应该怎么画？在SEPGND里画矩形吗？还是怎么做？

fengrlove · 发表于 2024-6-3 10:29:46

东木发表于 2024-6-3 10:07
大佬，请教一下应该怎么画？在SEPGND里画矩形吗？还是怎么做？

psub ring外面包上

Cayre · 发表于 2024-6-3 10:43:21

隔离两个不同的地，你看p-sub的电位，将不同的地用这一层包起来。一般cut pw。

东木 · 发表于 2024-6-3 11:04:48

fengrlove 发表于 2024-6-3 10:29
psub ring外面包上

大佬，我画了一个环，但是没有效果，ERC还是报错

东木 · 发表于 2024-6-3 11:06:17

Cayre 发表于 2024-6-3 10:43
隔离两个不同的地，你看p-sub的电位，将不同的地用这一层包起来。一般cut pw。 ...

我的工艺库里用的是SEPGND层，我把报错的地方框了一个环，但是还是有ERC

Cayre · 发表于 2024-6-3 11:22:42

看看PW覆盖是否完整，subd这个层次是将不同的地隔离开。确认一下目前整个版图是否只有一个地。

东木 · 发表于 2024-6-3 11:33:22

Cayre 发表于 2024-6-3 11:22
看看PW覆盖是否完整，subd这个层次是将不同的地隔离开。确认一下目前整个版图是否只有一个地。 ...

版图层次里PWEL没有显示，目前整个版图有两个地，VSS和VSSIO，我想做的就是把VSS和VSSIO隔离开，但是SEPGND层画了一个框，没啥用，还是报ERC。

PS：一共有19个软连接问题，我只框了其中一个，那一个现在仍然报ERC，是需要把所有报的地方全都框上吗？不能框一个少一个ERC吗？

Cayre · 发表于 2024-6-3 11:44:56

1.pwell 层次没有显示，不太理解
2.看上面的截图似乎你是围了环形，正确的应该是全包围，画一个矩形。就像我说的跟pwell cut或者超出一些。

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