用CT sigma delta ADC处理离散的输入信号是否可行？

FabianGuo

由于项目需求，最近需要设计一款CT sigma delta ADC, 带宽为10kHz，精度为16bit，转换速率40ksps. 我采用了3阶的CIFF-B结构，工作时钟为2.56MHz，能实现108dB的SNR.


数字抽取滤波器是采用的CIC滤波器+CIC补偿滤波器+half-band滤波器，输出时钟为40kHz.

如果输入正弦波，能测到输出信号的SNR为106.5dB. 但如果输入 1/1024 倍满量程的阶跃信号，输出需要经过好几个40kHz的时钟周期才能稳定下来，这样的话就无法实现40ksps.

以下是输入信号与modulator的输出信号


以下是数字抽取滤波器（一个40kHz时钟周期输出一个点）


请各位不吝指教！

FabianGuo

目前都是基于的Matlab建模，在Cadence里面的实际情况会有所不同吗？

metotj

后边滤波器的群延时算到40k里了吗？

FabianGuo

有相关的论文借鉴吗

FabianGuo

metotj 发表于 2024-5-30 09:32
后边滤波器的群延时算到40k里了吗？

滤波器的群延时远比40kHz时钟周期要大，输出信号本来应该在200这个点发生跳变的，但是因为延时，在240左右才发生跳变

metotj

看看这个

FabianGuo

metotj 发表于 2024-5-30 10:25
看看这个

非常感谢，但是我感觉问题主要是在输入信号发生阶跃跳变过后，输出很难settling下来，而不是延时的问题