srambist retention测试问题

DFTbin

根据Tessent工具对Data Retention Faults的介绍（一个cell在长时间未被访问的情况下丢失其存储的值），sram中该故障可能由于上拉器件的缺陷引起。由此，工具利用算法对该故障进行测试，在《Tessent MemoryBIST User's Manual》Appendix E：Parallel Static Retention Testing 中提到了一个参数：“static retention test pause”，在文档示例中为parallel_retention_time : 10ms 。

请问这个parallel_retention_time在不同的工艺平台下是否会做相应的调整，如果调整了，依据是什么呢？
比如某芯的.18下的sram在测这个故障时所采用的参数是50ms（如有异议请留言），而换到某虹的.18呢？这个parallel_retention_time 为多少呢？怎么得到的呢？

wang_uestc

一般foundry并不提供这个值，按测试工程师的经验设置
这个值还要drop电压，drop到多少也要实测来定，所以没有一个标准

之前T家 12nm，TT=0.8V，实测是drop到0.45～0.5之间，retention 50ms 测的

John_Zhang

个人理解，不同厂商的工艺应该按照SRAM的SPEC 规定的设置

John_Zhang

John_Zhang 发表于 2024-6-12 17:09
个人理解，不同厂商的工艺应该按照SRAM的SPEC 规定的设置

我的理解是的，这个是对应memory 低功耗的保持时间和器件工艺参数相关

AlexYang2000

我理解这个等待时间也是一个摸索的值，没有固定的参考，之前做MPW项目，部门内部的标准就是等待100ms，然后高速新工艺的项目会适当降级标准（减少等待时间），28nm+的工艺，等待时间就按标准，甚至等的更久，具体转量产的话会根据应用场景再调整，作为功能测试，按vendor给应该就可以

DFTbin

wang_uestc 发表于 2024-6-16 21:18
一般foundry并不提供这个值，按测试工程师的经验设置
这个值还要drop电压，drop到多少也要实测来定，所以没 ...

感谢回复，但我有个疑问，就是tessent在描述“data retention faults”的时候，并没说要把测试电压降低，那么不降低电压的条件下，是不是意味着测试条件更宽松了，所需等待的时长也就更长了呢？又或者，二者所描述的fault并不是同一个概念。

wang_uestc

DFTbin 发表于 2024-6-19 16:03
感谢回复，但我有个疑问，就是tessent在描述“data retention faults”的时候，并没说要把测试电压降低， ...

是的，不drop电压没准儿需要retention 1s

drop后50ms或许就可以

Kingwhale

mark
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