请问高速采样保持电路的版图要注意什么？前仿和后仿系统整体性能劣化了一倍

虾米看外衣

本人做的是模拟的时间交织型FFE，其中用到了采样保持电路（速率较高，时钟周期50G/4和50G/16），电路采用了论文里常用的简单的单nmos或pmos的开关，如下图。

现在各种补偿包括前馈、反馈和沟道电荷注入都加了，前仿的FFE均衡效果也很好；但是后仿发现性能下降了一倍，现在怀疑是采样保持电路的版图有些问题。想问各位大佬这种高速S/H电路的版图需要注意什么，能让前后仿一致

                               
登录/注册后可看大图