cascode MOS的版图

woodhorse007 · 发表于 2024-5-22 08:55:53

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40nm工艺下用cascode耐压3.3V的器件做5V的驱动。如下的2个PMOS，可以使用图（b)的画法吗？
由于要过大电流，接5V的S与G拉开距离提高均流。

凌通通 · 发表于 2024-5-22 17:16:04

肯定不可以呀兄弟，这两个电压识别层一样吗你就merge了。

poly_lq · 发表于 2024-5-22 22:58:23

可以用B，但是需要split gate打开。另外为什么“接5V的S与G拉开距离可以提高均流”？

woodhorse007 · 发表于 2024-5-23 13:04:57

拉大距离相当于加了串接电阻。如果某一部分电流过大，这部分的串接电阻的压降大，会减少MOS管的实际Vsd，从而减少这部分的电流。

Chenhw · 发表于 2024-5-23 14:47:43

你确定3Vpmos能耐5V？栅氧可能会击穿。如果可以的，采用b画法个人觉得没问题，中间节点也不走电流，类似叠管nmos画法，但是最好S/D做一样的处理；如有说错，欢迎指出；

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