vivado fpga前端设计 可综合循环语句

GloriaMoran

请问各位大佬，module中这种语句是不是不可综合呀，其中loading_flag_delay是时序的周期脉冲信号，应该怎么改捏

                               
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kk2009

采用generate。verilog 2001 或者systemverilog都是支持的。
你的那个code看不懂。。。。。
下面是个简单的例子：

1. genvar i
   

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kk2009

采用generate。verilog 2001 或者systemverilog都是支持的。
你的那个code看不懂。。。。。
下面是个简单的例子：

1. genvar i;
   
2. // faster :: 1 always block, simulator can optimize the for loop
   
3. always @(posedge sysclk) begin
   
4.   for (i = 0; i < 3 ; i = i + 1) begin
   
5.     temp[i] <= 1'b0;
   
6.   end
   
7. end
   
8. 
   
9. // slower :: creates 4 always blocks, harder for the simulator to optimize
   
10. genvar i;
    
11. generate // optional if > *-2001
    
12. for (i = 0; i < 3 ; i = i + 1) begin
    
13.     always @(posedge sysclk) begin
    
14.         temp[i] <= 1'b0;
    
15.     end
    
16. end
    
17. endgenerate // match generate </code></pre>
    

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