电流舵DAC的动态性能如何提升？

WwwwwZ · 发表于 2024-5-20 12:00:01

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本人做了一个8bit 4+4分段的电流舵DAC，译码器直接用Verilog A写的，采用了低交叉点的D latch控制PMOS电流源开关，目前遇到了以下几个问题：
1. 动态分析得到有效位数4.6bit，SFDR 36dBc，请教一下我应该如何提升动态性能呢？我看了一些硕士论文，好像主要方法就是提高电流源的输出阻抗？
2. 一些论文里讲差分输出能降低DNL和INL，请问这里的差分输出是什么意思呀，就是通过运放使Vout=A*（VoutP-VoutN）的意思吗？
3. 为什么图中的Vout的最小值达不到0呢？

zzzzzz1028 · 发表于 2024-5-20 17:08:11

1、FFT用MATLAB去做，cadence自带这个对DAC不好用，提高SFDR要保证高低位切换速度一致，输出阻抗一般cascode就够了
2、差分输出就是两个输出端口，最终信号就是两个的差
3、不到0有没有可能是输入的数字码没有全0的码，建议接理想的DA验证一下

WwwwwZ · 发表于 2024-5-30 15:38:30

本帖最后由 WwwwwZ 于 2024-5-30 15:39 编辑

343089509 发表于 2024-5-20 17:08
1、FFT用MATLAB去做，cadence自带这个对DAC不好用，提高SFDR要保证高低位切换速度一致，输出阻抗一般cascod ...

谢谢您的解答，请问如何保证高低位开关切换速度一致呢？我已经用D触发器同步控制信号了。

另外我观察了输入数字码，是存在码数同时为0的情况的，但是不知道为什么输出没有0V。是不是因为当开关闭合的时候存在漏电流？

zzzzzz1028 · 发表于 2024-5-31 09:58:44

WwwwwZ 发表于 2024-5-30 15:38
谢谢您的解答，请问如何保证高低位开关切换速度一致呢？我已经用D触发器同步控制信号了。

另外我观察了输 ...

你的MOS开关是P还是N，4+4分段结构的高位和低位应该会差不少，如果D触发器驱动能力一样那实际加到MOS开关的信号大概率是不同步的，你要去看gate的信号，还有就是采用差分输出的方式，每一路电流源做两个MOS开关，这样可以去掉偶次谐波

WwwwwZ · 发表于 2024-6-2 17:19:28

343089509 发表于 2024-5-31 09:58
你的MOS开关是P还是N，4+4分段结构的高位和低位应该会差不少，如果D触发器驱动能力一样那实际加到MOS开关 ...

我用的是PMOS开关。

看gate信号的意思是跑tran然后观察各个开关的信号到达时间是否一致吗？我之前没有学过CMOS逻辑门，D触发器是在youtube上跟着一个博主做的，然后两个输出端分别加了两个反相器来调交叉点（下面第一张图），请问如果不一致的话我应该怎么改进驱动能力呢？您是否有相关资料推荐呀。
还有我就是采用的差分开关（第二张图）