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[求助] LVS验证出的电阻与版图不一致

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发表于 2024-5-17 18:15:37 | 显示全部楼层 |阅读模式

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版图用的是rnposab_ckt,原理图也是,但是LVS验证显示是RNPOSAB,为什么呢,LVS跑出来的错误是这样的,求助大佬
屏幕截图 2024-05-17 181250.png
发表于 2024-5-17 20:24:05 | 显示全部楼层
lvs rule file 里的option选的是啥
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发表于 2024-5-18 16:03:17 | 显示全部楼层
看一下电阻环境是不是n阱上
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 楼主| 发表于 2024-5-19 21:18:30 | 显示全部楼层


   
fengrlove 发表于 2024-5-17 20:24
lvs rule file 里的option选的是啥


非常感谢,问题已经解决了
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发表于 2024-5-20 11:35:15 | 显示全部楼层


   
akihi429 发表于 2024-5-19 21:18
非常感谢,问题已经解决了


你好,遇到同样的问题,请问你是怎么解决的呢?谢谢
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 楼主| 发表于 2024-5-20 11:47:22 | 显示全部楼层


   
一米阳光2023 发表于 2024-5-20 11:35
你好,遇到同样的问题,请问你是怎么解决的呢?谢谢


在工艺库里换了一个电阻
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