dc综合 tri

LLLHY123123 · 发表于 2024-5-15 15:09:35

dc综合中为什么要把和inout相连的wire声明成tri

king-wa · 发表于 2024-5-15 15:37:23

感觉没问题

asic_soc_fpga · 发表于 2024-5-15 15:42:13

可综合的代码中，不能有inout

LLLHY123123 · 发表于 2024-5-20 17:45:52

asic_soc_fpga 发表于 2024-5-15 15:42
可综合的代码中，不能有inout

是相连的wire被声明成tri了，inoutport还是存在呀

OsrisGZY · 发表于 2024-5-23 11:39:39

没见过这种操作，有大佬搞清楚了踢我一下，学习学习。对于IO类型接口，我是分出input和output进行综合，片外接模拟三态IO

温柔阴影 · 发表于 2024-5-23 11:50:32

因为inout 有两个方向，但是理论上只能有一个方向，把和inout port 相连的net 综合为三态，打开的时候 port 可以驱动其他起input作用，关闭的时候不能驱动起output作用。

jinfeier · 发表于 2024-5-24 09:07:23

楼主，DC如何设置把inout相连wire定义成tri啊

xylimm · 发表于 2024-9-3 22:40:08

tri和wire是一样的，如果说的是verilog的关键字。

upsidedown · 发表于 2024-9-4 11:28:10

xylimm 发表于 2024-9-3 22:40
tri和wire是一样的，如果说的是verilog的关键字。

对的 verilog语法上wire和tri是完全同义的。只是可能有些后端工具不支持tri。

潇洒的蛋壳Chris · 发表于 2024-9-4 13:57:31

综合出tri没问题，如需解决这个网表在后端使用的问题。
可以在综合compile之后，导出网表之前设置set_app_var verilogout_no_tri true。

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