AMS混仿数字模块输出不跟随时钟

xkzxcv123 · 发表于 2024-4-29 22:48:36

如图片所示，这是我MCM中的一个输出使能，但是他的输出是偏离模块的驱动时钟CLK4的；

MCM模块只有一个输入时钟CLK4，而CLK13M是四分频时钟CLK4的时钟源，也是我这个prj的主频时钟；

MCM的输出基本都不跟随CLK4；而tx_en我看了下，跟随clk13m不跟随CLK4，其他输出没细看

因为模块是纯数字模块，端口也没有直连模拟部分；clk13m来自于模拟部分，但是经过了分频模块产生的clk4；

所以感觉很疑惑，其他模块的输出都跟随其时钟，唯独MCM模块有问题。
想问问大佬们有什么可能的原因？我应该往哪个方向去溯源问题？
比较新手，这是我第一次试着用AMS；

先感谢各位大佬的指教，不胜感激

xkzxcv123 · 发表于 2024-4-29 23:02:07

不好意思，有个地方说错了，CLK4是有两个时钟源的，在这一段CLK4的分频时钟源是另外一个时钟clk13m_v，所以材clk4与clk13m不对齐。但是，mcm模块只由clk4驱动是肯定的

xkzxcv123 · 发表于 2024-4-30 09:13:54

在AMS中，导入的数字模块是被理想化的逻辑输入输出吗？还是一样会计算路径延迟？目前的rtl是纯前端，没有综合没有STA

xkzxcv123 · 发表于 2024-4-30 13:56:18

找到原因了

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