华大九天支持veriloga生成的晶体管模型吗

zzhisyyds

兄弟们，江湖救急，请问华大九天支持veriloga生成的晶体管模型吗，veriloga里面定义了mos管的参数。所以后仿的时候就没有专门定义的model.lib的文件，导致后仿的时候识别不了我的MOSFET。显示找不到我的MOSFET。请问家人们有知道这个的吗？如果不支持的话，我是不是要重新写一个spice的model文件。

Quinn714

九天的alps支持VerilogA的模型识别的，不过对语法检查比较严格，如果器件模型的VerilogA里面有冗余括号的话，会导致器件不能识别，你用gui界面可能错误的提示不明显，你用命令行跑的话，能更明显的发现错误
只要spectre能识别，再检查下语法，alps也能识别的

zzhisyyds

wx148520 发表于 2024-4-27 21:10
九天的alps支持VerilogA的模型识别的，不过对语法检查比较严格，如果器件模型的VerilogA里面有冗余括号的话 ...

那大佬，我这个跑前仿的时候，用的是spectre的仿真器，运行一个简单的反相器。模型文件是.scs文件，参数都在那个veriloga的文件里，由他生成的symbol作出mos，但是仿真总是说我model缺失，或者说我内部连接是空的。这是我device define的问题还是veriloga未识别的问题啊

                               
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zzhisyyds

wx148520 发表于 2024-4-27 21:10
九天的alps支持VerilogA的模型识别的，不过对语法检查比较严格，如果器件模型的VerilogA里面有冗余括号的话 ...

噢噢噢噢好的我试试

zzhisyyds

wx148520 发表于 2024-4-27 21:10
九天的alps支持VerilogA的模型识别的，不过对语法检查比较严格，如果器件模型的VerilogA里面有冗余括号的话 ...

那么大佬，请问我利用veriloga生成的symbol做成mos，然后做了个简单的反相器，跑前仿的时候，要么显示model ZN或者model XMO这种器件或者器件端口未找到。或者显示内部连接端口悬空，直接被移除，像下面的错误，这会不会是device define有问题还是说其他的问题？

                               
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Quinn714

zzhisyyds 发表于 2024-4-27 21:39
那么大佬，请问我利用veriloga生成的symbol做成mos，然后做了个简单的反相器，跑前仿的时候，要么显示mod ...

估计是你的模型文件没被识别，建议先对你建立的模型进行简单特性曲线仿真，确认模型没问题再搭电路，还有就是，你有问题直接找九天的AE支持撒，如果工具是购买的

2002358124

zzhisyyds 发表于 2024-4-27 21:39
那么大佬，请问我利用veriloga生成的symbol做成mos，然后做了个简单的反相器，跑前仿的时候，要么显示mod ...

华大九天的ALPS对veriloga的model是支持的，建议单独对这个model做个简单扫描，看下具体warning由什么造成

zzhisyyds

wx148520 发表于 2024-4-28 11:03
估计是你的模型文件没被识别，建议先对你建立的模型进行简单特性曲线仿真，确认模型没问题再搭电路，还有 ...

显然我的licence不是买的，而且华大九天的资料感觉真不多，大佬有了解华大九天从veriloga搭PDK的过程嘛，因为之前PDK在cadence virtuoso上是没问题，但是迁移到华大九天后，在我之前试的话，先用veriloga生成MOSFET的symbol，然后用这个symbol搭了个反相器出来。然后仿真也报了和您说的相同的错误。大佬您知道是什么原因吗？或者您给点建议也行，孩子是真找了好久问题搞不明白
这是我的device define:

zzhisyyds

wx148520 发表于 2024-4-28 11:03
估计是你的模型文件没被识别，建议先对你建立的模型进行简单特性曲线仿真，确认模型没问题再搭电路，还有 ...

我试试，谢谢谢谢

Quinn714

zzhisyyds 发表于 2024-4-28 11:32
显然我的licence不是买的，而且华大九天的资料感觉真不多，大佬有了解华大九天从veriloga搭PDK的过程 ...

alps仿真工具利用的模型文件是和cadence通用的，这也是九天的工具可以集成到virtuoso里面使用的必备条件，但是对于全套的pdk文件，九天的工具是要epdk支持的，cpdk他们不完全支持