关于CML高速锁存器（接上个求助帖）

九龙湖的鱼 · 发表于 2024-4-20 21:36:15

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随后进行了tran仿真，结果图1
高电平时会出现下凹，推测是因为当CLK降为低电平时，M5还为完全关断，导致采样到下降沿，于是调整数据delay继续仿真，结果如图2
还是会出现下凹，说明不是推测的原因，想请教一下各位大佬波形中高电平下凹的真正原因，可以如何改善呢？

张江板砖工头 · 发表于 2024-4-21 00:20:23

mark..

tinaturnerxu · 发表于 2024-5-30 14:48:48

原因大概是因为cross couple tail的电压跳动和input的coupling。可以考虑steering current 和 nulling cap。

Q2813386371 · 发表于 2024-5-31 16:46:14

学习一下看大佬怎么说

yjj_123 · 发表于 2024-5-31 17:10:28

应该是因为M5关断但M6还未导通时，VOP VON中原本被拉低那个没了下拉路径，然后就被电源充电，但是当M6导通后因锁存反馈又会恢复

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