VCS仿真同沿采样问题

junxun2b · 发表于 2024-4-19 17:24:12

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大佬们你们有木有碰到过同沿采样的问题：

@posedge clk Q <= D;

在clk上升沿D由0变1了，在同样这个沿Q也由0变1，而我们预期Q应该是在下一个沿才跳变。
查资料发现这是由于仿真器对clk与D的delta cycle问题，并且我找到了VCS里相应的一个选项 -deraceclockdata，加上之后前仿就没问题了。

但是后仿就碰到问题了。在后仿纯网表的仿真中（不带sdf信息）,前面Q<=D的跳变依然符合我们预期，但是后面的一些sram出错了，看起来sram入口处的WEN,CEN,CLK等信号的时序不被仿真器认可，他们看上去没问题，但是就是写不进sram里了，而且这个错在我加 -deraceclockdata之前是没有的。

总结一下问题，就是VCS仿真我加了-deraceclockdata使得 clock data同沿的地方消除了竞争关系，永远能采到理想值，但是导致了一些sram中的同沿输入不被认可。烦请大佬们指教~

gaurson · 发表于 2024-4-20 17:29:32

可能还是要从根因解决，不能使用工具的选项来临时处理，你这个D很大概率是用的RTL内部的时钟激励的吧？

shaoqingtju · 发表于 2024-4-22 15:22:23

只要clk的产生使用的是阻塞赋值，那么Q<=D就不会有问题，看来是你的clk产生有问题

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