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查看: 1277|回复: 6

[求助] 求助,Capless LDO的稳定性问题

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发表于 2024-4-17 01:00:09 | 显示全部楼层 |阅读模式
100资产
做了一个NMOS功率管的Capless LDO, 功率管栅极和输出端加入2pF电容,稳定性意外变好了(1u~10mA负载变化),输出端接100pF电容。知道加入的2pF引入了零点,但好像有两个,有大佬能帮忙解释一下吗?

LDO电路图

LDO电路图

负载1uA时,相位裕度有88°,明显出现了两个零点。输出端的极点大概100kHz,它前面有两个极点,一个是在2k处的功率管栅端的极点,另外一个不知道是哪里产生的?

1uA负载

1uA负载

1uA负载DC点

1uA负载DC点


负载10mA时,能看到一个零点

10mA负载

10mA负载

10mA负载DC点

10mA负载DC点

想知道零点是如何通过加入2pF的电容产生的


发表于 2024-4-17 09:21:10 | 显示全部楼层
密勒补偿
发表于 2024-4-17 09:28:54 | 显示全部楼层
猜测是并联谐振导致的零点,你可以试试把电容只与上面一个电阻并联(即电容上极板接在输出)
 楼主| 发表于 2024-4-17 14:10:33 | 显示全部楼层


NMOS在这里是没有放大作用,所以应该不是米勒补偿
 楼主| 发表于 2024-4-17 14:18:03 | 显示全部楼层


rsjia 发表于 2024-4-17 09:28
猜测是并联谐振导致的零点,你可以试试把电容只与上面一个电阻并联(即电容上极板接在输出) ...


已经试过这种接法,波特图上,在1uA负载下还可以看到零点的作用,在10mA负载下就看不到了。但是这种接法会导致相位裕度的下降挺多,通过改电容的容值在某些负载下可以改善,但是无法兼顾所有的负载变化情况。也不太明白你说的并联谐振导致零点是什么意思
发表于 2024-7-14 14:00:11 | 显示全部楼层


大葱00 发表于 2024-4-17 14:18
已经试过这种接法,波特图上,在1uA负载下还可以看到零点的作用,在10mA负载下就看不到了。但是这种接法 ...



                               
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我的表达有误,我的本意是指反馈电阻上并一个电容会引入一个零极点对,零点在极点前面,可以改善相位裕度,具体大小参考附图。(极点漏了一个负号)
发表于 2024-9-30 09:56:32 | 显示全部楼层
你好,请问你最后用的结构是咋样的
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