AMS混仿报错Timing Violation

xkzxcv123

最近用AMS混仿的时候，会出现Timing Violation的Warning。
平时主要负责的是数字工作，这次混仿的也是纯数字尚未接入模拟电路
virtuoso显示的是Warning而不是ERROR，不知道这个对混仿的结果正确性有影响吗？
现阶段输出的结果完全是错误的，不知道是不是违例的影响。
参照rtl仿真波形，在违例的时刻有关键的使能拉高，但是在AMS时没有被执行
如果这个违例会影响AMS混仿结果，请问各位大佬一般需要怎么处理?这里报违例是在调用的门控时钟IP核里，所以感觉是不是存在别的问题？
第一次用混仿，不是很有经验，望各位大佬指点
不胜感激

xkzxcv123

自己顶一下，等大佬

MNJR

clk和使能是verilog-schematic-Verilog这样传到DUT里面还是Verilog-verilog？前一种情况可能需要给输出加延迟，要不然verilog里面同步输出的信号，传到schematic里之后经过一些模拟电路再传进Verilog，信号的延迟就变了。
使能信号是跟clk同步的吗，还是一个异步使能？如果是同步使能，可能要考虑一下综合和布线的时候时序约束或者是Verilog代码是不是写的有问题。

xkzxcv123

MNJR 发表于 2024-4-16 09:24
clk和使能是verilog-schematic-Verilog这样传到DUT里面还是Verilog-verilog？前一种情况可能需要给输出加延 ...

感谢大佬的指导！

整个数字部分都是未经综合，没加约束的，所以这个违例报出有点不知所措，不知道怎么处理。
没有接入任何模拟电路部分，都是import的symbol直接相链接，不知道是不是算verilog-verilog？


时钟和使能是同步的

大佬这里说的代码可能有问题，能不能请教下大佬的经验，有什么方向吗？
rtl是正常的，觉得可能是大佬说的延迟的问题；

目前在调整TB，看看调整激励流程和时序有无其他变化

MNJR

xkzxcv123 发表于 2024-4-16 11:12
感谢大佬的指导！

整个数字部分都是未经综合，没加约束的，所以这个违例报出有点不知所措，不知道怎么 ...

1、举个例子，如果每个反相器都是Verilog，上面这种就是Verilog-verilog，下面就是verilog-schematic-Verilog主要看有没有connect model插入到两个Verilog块之间（connect model是AMS仿真器自动在模拟电路和数字电路之间插入的模块，用来做0-1到模拟信号的转换）

                               
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2、我说的代码问题是代码风格导致综合结果有问题的意思，你们没综合应该不用考虑
3、根据你们的描述，看起来像是IP报错了，而不是你们写的模块报错了。IP有没有给相应的sdf，把sdf反标之后可能会解决问题

MNJR

xkzxcv123 发表于 2024-4-16 11:12
感谢大佬的指导！

整个数字部分都是未经综合，没加约束的，所以这个违例报出有点不知所措，不知道怎么 ...

如果这俩反相器都是Verilog，上面这种就是Verilog-verilog，这俩一整个东西会整个放到数字仿真器里，这种仿真结果应该是和纯数字仿真一样的。下面那种插入了模拟电路的，就是Verilog-schematic-Verilog。

                               
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xkzxcv123

MNJR 发表于 2024-4-16 19:57
1、举个例子，如果每个反相器都是Verilog，上面这种就是Verilog-verilog，下面就是verilog-schematic-Ve ...

感谢大佬的指导


根据大佬的说明，现在的链接确实是verilog to verilog，纯数字模块间的仿真，暂未接入模拟部分；

大佬说的IP核反标文件似乎没见到，我仔细找找。大佬的引导倒是很有道理，报错在IP核，确实可能是有相关的文件没有引入。
我之前想着IP核是别人做好验好的，以为问题更大概率发生在与之连接的部分，或许找错了方向。

波形上，有一小段跟rtl仿真是一致的，但是在报了违例的后续逐渐跑飞。由此可确定不是内部链接的问题

再次感谢大佬的指点，我先就着大佬现在点的方向多检查一下。