verilog中parameter可以赋值给wire或者reg吗

zqszjmzy

如题，例如下面的模块
module a();
parameter abc = 2'b01;
wire [1:0] b;
assign b = abc;

reg [1:0] c;
always @(posedge clk or negedge rst_n)
if(! rst_n)
  c <= abc;
else
   ....
endmodule

请问加粗的两行是可以的吗？
用parameter的目的是，在不同的例化下，赋不同的值。

xiaoxiaochen

可以

ffrontier

可以