流水线ADC中SH电路的建立过冲问题

chen_xiao · 发表于 2024-4-8 15:26:57

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现在正在做一个8位100M的流水线ADC,采保电路建立过程中，在上升的过程中，有一个过冲问题，实际上运放的环路增益和裕度都是够的，而且当在输入信号电平不发生改变的时候第二次建立就没有这个过冲，只有第一次输入信号反转会出现这个过冲，不知道什么导致哦了这个现象，求大佬帮忙。

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wjx197733 · 发表于 2024-4-10 22:28:11

楼主，你提到运放的环路增益和裕度都是够的，那么放大器的开环相位裕度到底是多少呢？

liuqilong8819 · 发表于 2024-4-11 06:05:57

8bit 100MHz 为什么要用pipeline ADC呢？

chen_xiao · 发表于 2024-4-11 08:58:24

liuqilong8819 发表于 2024-4-11 06:05
8bit 100MHz 为什么要用pipeline ADC呢？

这是之前做过的一个版本，现在在这个基础上提高采样速度。具体为什么用这个，我现在还不是很清楚，在选型上怎么进行抉择。

chen_xiao · 发表于 2024-4-11 09:01:04

wjx197733 发表于 2024-4-10 22:28
楼主，你提到运放的环路增益和裕度都是够的，那么放大器的开环相位裕度到底是多少呢？ ...

因为在流水线ADC中，运放实际工作环境是接成负反馈的形式工作，所以更关注环路的裕度和带宽，开环的裕度，并不可靠。

jyh822 · 发表于 2024-5-9 21:29:35

这个问题解决了么？

chen_xiao · 发表于 2024-5-20 14:54:04

jyh822 发表于 2024-5-9 21:29
这个问题解决了么？

解决了，负载接入的时序有问题。下一级采样电容接入要提前一点。

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