加法器的设计

ahzhangyq

设计一个位宽为4的加法器，其输出受到输入最低位与的结果的影响。如果最低位的与为0，则当前时钟周期直接输出结果（下一个时钟周期可以读取下一组输入）；如果最低位的与为1，则当前时钟周期输出高阻，在下一个时钟周期输出全0（下一个时钟周期不能读取下一组输入）。
在testbench中，需要根据最低位的结果循环读入输入数据：如果最低位的与为0，则在下一个时钟周期读取下一组输入；如果最低位的与为1，则在下下一个时钟周期读取下一组输入。

我的代码有问题，请大神帮忙修改下，能够实现所需功能。谢谢。

module test #(parameter width_in = 4)
(
input  clk, rst,
input  [width_in - 1 : 0] x, y,
output  E,
output reg [width_in : 0] out
);
wire [width_in : 0] s;

reg flag;

assign s = x + y;
assign E = x[0] & y[0];

always @ (posedge clk or negedge rst)
begin
        if (!rst)
        begin
                out  <= 'd0;
                flag <= 'd0;
        end
        else if (!E) //E == 0 normal ouput
        begin
                out  <= s;
                flag <= 'd0;
        end
        else if (flag)
        begin
                out  <= 'd0;
                flag <= 'd0;
        end
        else
        begin
                out  <= 'dz;
                flag <= 1'b1;
        end
end

endmodule

`timescale 1ns / 1ps
module test_tb #(parameter width_in = 4, count = 10) ();

reg  clk, rst;
reg  [width_in - 1 : 0] x, y;
wire E;
wire [width_in : 0] out;

test #(4) dut (clk, rst, x, y, E, out);

reg [width_in - 1 : 0] inx [0 : count-1];
reg [width_in - 1 : 0] iny [0 : count-1];

integer i;

initial
begin
        clk = 1'b1;
end
always
begin
        #5 clk = ~clk;
end

initial
begin
        rst = 1'b0;
        #10
        rst = 1'b1;
        $readmemb("../../inx.txt", inx);
        $readmemb("../../iny.txt", iny);
        for (i = 0; i <= count-1; i = i + 1)
        begin
                x <= inx;
                y <= iny;
                if (~E)
                           #10;
                else
                        #20;
        end
        #20 $stop;
end

endmodule

harry_hust

再修改了一下，输出 E 规范了一下波形
module test #(parameter width_in = 4)
   (
    input  clk, rst,
    input  [width_in - 1 : 0] x, y,
    output  E,
    output [width_in : 0] out
    );
   wire                   E_0;
   wire [width_in : 0]    s;
   reg                    flag;
   reg [width_in : 0]     out_r;
   assign s = x + y;
   assign E = flag ? 1'b0 : (x[0] & y[0]); // input data reading control
   assign #1 E_0 = x[0] & y[0]; // delay 1 for simulation, avoid hold problem
   assign out = flag ? 'dz : out_r; // high-z on wire
   always @ (posedge clk or negedge rst)
     begin
        if (!rst)
          begin
             out_r  <= 'd0;
             flag <= 'd0;
          end
        else if (flag)
          begin
             out_r  <= 'd0;
             flag <= 'd0;
          end
        else if (E_0)
          begin
             out_r  <= 'd0;
             flag <= 1'b1;
          end
        else //if (!E_0) //E_0 == 0 normal ouput
        begin
           out_r  <= s;      
           flag <= 'd0;
        end
     end
endmodule


module test_tb #(parameter width_in = 4, count = 10) ();
   reg  clk, rst;
   reg [width_in - 1 : 0] x, y;
   wire                   E;
   wire [width_in : 0]    out;
   test #(4) dut (.clk(clk), .rst(rst), .x(x), .y(y), .E(E), .out(out));
   reg [width_in - 1 : 0] inx [0 : count-1];
   reg [width_in - 1 : 0] iny [0 : count-1];
   integer                i;

   initial
     begin
        clk = 1'b1;
        @(posedge rst);
        forever
          begin
             #5 clk = ~clk;
          end
     end

   initial
     begin
        x = 'b0;
        y = 'b0;
        rst = 1'b0;
        $readmemb("./inx.txt", inx);
        $readmemb("./iny.txt", iny);
        x = inx[ 0 ] ;
        y = iny[ 0 ] ;
        #10;
        rst = 1'b1;
        for (i = 1; i <= count-1; i = i + 1)
          begin
             @(posedge clk);
             if (E) begin
                wait(~E);
                @(posedge clk);
             end
             x = inx[ i ] ;
             y = iny[ i ] ;
          end
        #20 $finish;
     end // initial begin

endmodule // test_tb

harry_hust

RTL代码需要注意的是 high-z 只能在 wire 上输出，然后调整了always 里面的优先级；
testbench 的数据控制 需要用 clk 来trigger 保证采样时序正确

按照你的框架大致修改了一下，没有验证，你可以参考看看


module test #(parameter width_in = 4)
(
input  clk, rst,
input  [width_in - 1 : 0] x, y,
output  E,
output [width_in : 0] out
);
wire E_0;
wire [width_in : 0] s;
reg flag;
reg [width_in : 0] out_r;
assign s = x + y;
assign E = flag ? 1'b0 : (x[0] & y[0]); // input data reading control
assign E_0 = x[0] & y[0]; //
assign out = flag ? 'dz : out_r; // high-z on wire
always @ (posedge clk or negedge rst)
begin
        if (!rst)
        begin
                out_r  <= 'd0;
                flag <= 'd0;
        end
        else if (flag)
        begin
                out_r  <= 'd0;
                flag <= 'd0;
        end
        else if (E_0)
        begin
                out_r  <= 'd0;
                flag <= 1'b1;
        end
        else //if (!E_0) //E_0 == 0 normal ouput
        begin
                out_r  <= s;
                flag <= 'd0;
        end
end
endmodule

`timescale 1ns / 1ps
module test_tb #(parameter width_in = 4, count = 10) ();
reg  clk, rst;
reg  [width_in - 1 : 0] x, y;
wire E;
wire [width_in : 0] out;
test #(4) dut (.clk(clk), .rst(rst), .x(x), .y(y), .E(E), .out(out));
reg [width_in - 1 : 0] inx [0 : count-1];
reg [width_in - 1 : 0] iny [0 : count-1];
integer i;

initial
begin
        clk = 1'b1;
forever
begin
        #5 clk = ~clk;
end
end

initial
begin
                x = 'b0;
                y = 'b0;
        rst = 1'b0;
        #10;
        rst = 1'b1;
        $readmemb("../../inx.txt", inx);
        $readmemb("../../iny.txt", iny);
        for (i = 0; i <= count-1; i = i + 1)
        begin
                                @(posedge clk);
                wait(~E);
                                #1;
                                x = inx[ i ];
                                y = iny[ i ] ;
        end
        #20 $stop;
end
endmodule

ahzhangyq

harry_hust 发表于 2024-4-3 13:15
RTL代码需要注意的是 high-z 只能在 wire 上输出，然后调整了always 里面的优先级；
testbench 的数据控制  ...

你好，

感谢帮助。我仿真了你的代码，E=1时，能够产生所需的输出。
但是，E=1后的下一组输入的输出被覆盖掉了，没有产生正确结果。这是因为flag=1时，E=0，wait(~E)没有起到作用。请查看附图。
我尝试修改了几个版本，但是会出现各种问题。还请你再帮忙修改下。谢谢。

仿真结果

harry_hust

这个简单debug 一下就行了吧。。

wait(~E);
改成
if (E) begin
                wait(~E);
                @(posedge clk);
             end

ahzhangyq

harry_hust 发表于 2024-4-7 11:19
再修改了一下，输出 E 规范了一下波形
module test #(parameter width_in = 4)
   (

我仿真了，没问题。谢谢。