DCDC中的EA相关问题

LouisWlh · 发表于 2024-3-29 21:04:00

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在重载向轻载转换时，由于负载变小导致VOUT电压上升，导致EA输入中的VFB上升，使得EA输出减小。EA输出减小会影响后续比较器的比较，使得瞬态响应变差。请问，负载变化时有办法使得EA输出保持不变吗？这个受什么参数的影响呢？是EA的带宽吗？还是补偿网络设置导致的？还是其他原因呢？

tiger83126 · 发表于 2024-3-30 19:18:49

求教：比如一个输入36V,输出3.3V的DCDC芯片内部控制电路采用0.18的工艺，控制电路的VDD需要1.8V，这个电压如何在片内实现呢？

zhangzhenbu · 发表于 2024-4-9 09:17:53

tiger83126 发表于 2024-3-30 19:18
求教：比如一个输入36V,输出3.3V的DCDC芯片内部控制电路采用0.18的工艺，控制电路的VDD需要1.8V，这个电 ...

用LDO

DD_cebelas · 发表于 2024-4-9 11:02:46

那篇是2020 TPEL 240nA那顆吧! 那顆有一些問題, 且看起來是參考產業界的做法直接去做的

Feedback resistor Iq, feedback resistor pole, EA light to heavy沒處理, cmp/bias wake up delay, 還有他AOT gen. 那樣做會有Fsw proportional to Io 的issue

想認真回你的問題

但是這跟我們lab這個月已經投稿的兩篇Low Iq Buck有關, 到時候可以看看:

一篇2uA Iq optimized DVS, load tran. + small signal analysis for V2AOT converter with complex poles decoupling

一篇50nA Iq (only cmp alive in DCM) load transient 0.5 uA 抽到 1A load transient 跟ideal load transient 同等級的paper

DD_cebelas · 发表于 2024-4-9 11:05:22

tiger83126 发表于 2024-3-30 19:18
求教：比如一个输入36V,输出3.3V的DCDC芯片内部控制电路采用0.18的工艺，控制电路的VDD需要1.8V，这个电 ...

Pre-reg. + clamping

不過上電時序要顧好

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